一种高精度占空比可调的二倍频电路及应用制造技术

本发明专利技术公开一种高精度占空比可调的二倍频电路及应用，属于CMOS集成电路技术领域。本发明专利技术二倍频电路进行二倍频和占空比调整，输入一高频方波信号IN，二倍频电路可以输出5种占空比分别为：10％、20％、30％、40％、50％的二倍频信号；进一步地将高精度占空比可调的二倍频器进行串联，可以得到四倍频、八倍频等二的幂次倍频的不同占空比输出。本发明专利技术未使用D触发器，因此具有更小的面积和功耗。

【技术实现步骤摘要】

本专利技术属于cmos集成电路，具体涉及一种高精度占空比可调的二倍频电路及二次幂倍频电路。

技术介绍

1、在模拟集成电路
，时钟模块的稳定性与精确度也将影响整体电路的性能，例如，在在模数转换器(analog digital converter,adc)
，很多架构都需要精确控制的时钟信号，尤其是时间交织adc(time-interleaved adc,ti-adc)

2、很多电路需要利用倍频技术来获得特定频率的时钟，而同一个电路往往具有不止一个时钟控制信号，要求避免出现时钟交叠问题，这时便需要多种占空比的时钟信号。在实现对时钟信号倍频的同时，完成对时钟信号占空比的调节，可以大幅提升信号处理的效率，简化电路设计过程。

3、在数字集成电路
，占空比可调的倍频器有很大的应用价值，可以提升时钟信号的灵活度和可控性。数字电路中则常用d触发器和数字逻辑的延迟模块结合构成倍频器，其典型结构如图1所示，它由于d触发器的存在具有较大面积。

技术实现思路

1、针对以上问题，本专本文档来自技高网...

【技术保护点】

1.一种高精度占空比可调的二倍频电路，其特征在于，包括延迟调整模块Delay_cell和5个倍频逻辑单元FM_logic；其中，所述延迟调整模块Delay_cell包括5列串联而成的偶数反相器序列，所述反相器的NMOS具有相同的尺寸，所述反相器的PMOS的尺寸选为NMOS尺寸的2倍；每一列反相器序列设有输入端和输出端，延迟调整模块Delay_cell的5个输出端分别接至5个所述倍频逻辑单元FM_logic的延迟接收端Delay，待处理信号IN输入端与所述延迟调整模块Delay_cell的所有输入端和5个所述倍频逻辑单元FM_logic的输入端连接，利用延迟调整模块Delay_cell中不...

【技术特征摘要】

1.一种高精度占空比可调的二倍频电路，其特征在于，包括延迟调整模块delay_cell和5个倍频逻辑单元fm_logic；其中，所述延迟调整模块delay_cell包括5列串联而成的偶数反相器序列，所述反相器的nmos具有相同的尺寸，所述反相器的pmos的尺寸选为nmos尺寸的2倍；每一列反相器序列设有输入端和输出端，延迟调整模块delay_cell的5个输出端分别接至5个所述倍频逻辑单元fm_logic的延迟接收端delay，待处理信号in输入端与所述延迟调整模块delay_cell的所有输入端和5个所述倍频逻辑单元fm_logic的输入端连接，利用延迟调整模块delay_cell中不同的偶数反相器序列的数目不同，5个倍频逻辑单元fm_logic的输出端out分别输出5个占空比不同的针对于输入信号in的二倍频信号。

2.如权利要求1所述的高精度占空比可调的二倍频器，其特征在于，所述倍频逻辑单元包括第一或非门nor1、第二或非门nor2和第一与门and1，其中，待测输入信号in输入端接至所述第一或非门nor1的第一输入端和所述第一与门and1的第一输入端，所述倍频逻辑单元的延迟接收端连至所述第一或非门nor1的第二输入端和所述第一与门and1的第二输入端，所述第一或非门nor1的输出端、所述第一与门and1的输出端分别与所述第二或非门nor2的第一输入端、第二输入端相连接，所述第二或非门nor2的输出端作为所述倍频逻辑单元的二倍频信号输出端。

3.如权利要求1所述的高精度占空比可调的二倍频器，其特征在于，所述延迟调整模块delay_cell内5列偶数反相器序列的反相器数目之比为1:2:3:4:5，输出5种占空比分别为：10％、20％、30％、40％、50％。

4.如权利要求1所述的高精度占空比可调的二倍频器，其特征在于，所述延迟调整模块delay_cell内5列偶数反相器序列中包括一列偶数反相器序列与占空比为50％输出相对应，其他4列偶数反相器序列的反相器数目与该列偶数反相器序列的反相器数目依次...

【专利技术属性】
技术研发人员：蔡一茂，项文灏，王宗巍，王宇飞，胡伟，
申请(专利权)人：北京大学，
类型：发明
国别省市：