一种芯粒延迟故障测试电路及方法技术

本发明专利技术公开一种芯粒延迟故障测试电路及方法，属于测量、测试的技术领域。该电路包含绑定在芯粒每个输出引脚的数字转换输入单元C、绑定在输入引脚的时间数字转换输出单元、初始化模块和芯粒测试访问控制电路。所有数字转换单元串联形成TDC链，将待测TSV传播延时分割成连续小的时间间隔在TDC链上传播并转换为数字信号，观测是否存在延迟故障；芯粒测试访问控制电路控制测试路径的配置、测试模式的选择以及TDC链的移位、更新、捕获操作。本发明专利技术针对芯粒延迟故障测试需求，提出一种高精度的测试电路，该测试电路无需增加额外的测试端口且测试精度突破了门级延迟的限制。

【技术实现步骤摘要】

本专利技术涉及超大规模集成电路可测性设计，具体是公开一种芯粒延迟故障测试电路及方法，属于测量、测试的。

技术介绍

1、芯粒(chiplet)技术通过内部互连技术将多个小芯片集成到一个封装中，形成专用功能芯片，从而解决芯片规模不能无限扩大、开发成本高、制造周期长等问题。chiplet采用2.5d、3d等先进封装技术，实现了高性能片上互连，提高了芯片系统的集成度，扩大了其性能和功耗的优化空间，克服了目前ic开发的物理和材料限制。

2、3d chiplet使用基于硅通孔(through silicon vias，tsv)的互连结构取代了过长的全局布线，减少了传输延迟，降低了功耗，提高了系统性能，但与任何半导体工艺一样，在制造、芯片键合和组装过程中，空洞缺陷、漏电缺陷、tsv微衬底未对齐缺陷的引入会引发延时故障，因此有必要检测tsv中的延迟故障，但是由于这些延迟量足够小，无法在常规逻辑测试中检测到。此外，tsv测试包括绑定前和绑定后阶段，由于绑定后阶段对于tsv的访问资源有限，测试更加困难。

3、3d chiplet的互连依赖tsv而不是过本文档来自技高网...

【技术保护点】

1.一种芯粒延迟故障测试电路，其特征在于，用于对包含至少两层芯粒的Chiplet系统进行延时故障测试，每层芯粒插入一个测试电路；其中，

2.根据权利要求1所述一种芯粒延迟故障测试电路，其特征在于，所述芯粒测试访问控制电路包括：

3.根据权利要求2所述一种芯粒延迟故障测试电路，其特征在于，所述时间数字转换输入单元均包括：延迟模块A、延迟模块B以及扫描测试模块；

4.根据权利要求2所述一种芯粒延迟故障测试电路，其特征在于，所述时间数字转换输出单元均包括：延迟模块A、延迟模块B、扫描测试模块及输出模块；

5.根据权利要求3或4所述一种芯粒延迟故障...

【技术特征摘要】

1.一种芯粒延迟故障测试电路，其特征在于，用于对包含至少两层芯粒的chiplet系统进行延时故障测试，每层芯粒插入一个测试电路；其中，

2.根据权利要求1所述一种芯粒延迟故障测试电路，其特征在于，所述芯粒测试访问控制电路包括：

3.根据权利要求2所述一种芯粒延迟故障测试电路，其特征在于，所述时间数字转换输入单元均包括：延迟模块a、延迟模块b以及扫描测试模块；

4.根据权利要求2所述一种芯粒延迟故障测试电路，其特征在于，所述时间数字转换输出单元均包括：延迟模块a、延迟模块b、扫描测试模块及输出模块；

5.根据权利要求3或4所述一种芯粒延迟...

【专利技术属性】
技术研发人员：刘小婷，蔡志匡，张学伟，嵇苏宁，洪浩斐，孙海燕，解维坤，姚佳飞，王子轩，徐彬彬，郭宇锋，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：