本发明专利技术揭露于半间距为３０纳米节点以下的先进光刻工艺，电荷捕捉与非门非挥发存储器具有放置足够地接近的邻近存储单元，其邻近的通过栅极产生的边缘电场对临界电压干扰。举例而言，电荷储存结构的等效氧化层厚度其至少为该电荷储存结构一完整间距的三分之一。此边缘电场产生的干扰可以占据分隔相邻电荷储存结构之间的间隙。此边缘电场可以由绝缘结构相对于真空而言，具有一介电常数是小于氧化硅的介电常数而抑制进入相邻的电荷储存结构中。在某些实施例中，此绝缘结构抑制边缘电场进入一通道区域中。如此可以在此装置具有一较小尺寸下仍能抑制短通道效应。
【技术实现步骤摘要】
本专利技术是关于一种非挥发与非门存储器，特别是关于一种具有60纳米或以下间 距的非挥发与非门存储器。
技术介绍
使用90纳米设计准则的存储单元，一个与非门非挥发存储器在将电荷储存于浮 动栅极时会遇到在此与非门非挥发存储器中相邻存储单元浮动栅极之间的寄生电容问题。 此相邻存储单元浮动栅极之间的寄生电容问题的一个解决方案是，使用空气间隔物于此与 非门非挥发存储器中相邻存储单元浮动栅极之间。此解决方案可以参阅，举例而言，美国专 利公开号2008/0283898的申请案中其引述由Daewoong Kang等人的“ Improving theCell characteristics Using Low-k Gate spacer in IGb NAND Flash”于 2006 年 12 月在国际 电子装置会议，技术文摘中所提到的技术。与非门非挥发存储器可由使用例如是氮化硅的电荷捕捉材料来取代浮动栅极而 提升效能。浮动栅极是浓掺杂的多晶硅，其为一种高度导电性的材料。与浮动栅极相反的 是，例如是氮化硅的电荷捕捉栅极是一介电层，且不是高度导电性的材料。因为电荷捕捉与 非门非挥发存储器并不依靠浮动栅极来储存电荷，所以电荷捕捉与非门非挥发存储器并不 会有相邻存储单元浮动栅极之间的寄生电容问题。因此，电荷捕捉与非门非挥发存储器并 不需要使用空气间隔物于与非门非挥发存储器中相邻存储单元之间来解决相邻浮动栅极 之间的寄生电容问题。在Kang等人论文中揭露存储单元的深宽比，或是栅极高度/通道宽度，约等于1。 因为用来分隔相邻存储单元之间的沟渠是相对宽的，此论文揭露需要许多步骤以在相邻存 储单元之间形成空气间隙。另一种与非门非挥发存储器的演进方式是持续的将尺寸缩小。使用小于20纳 米及30纳米尺寸的与非门非挥发存储器已被制造出及测量其特性。请参阅本案专利技术 人吕函庭 2008 年 6 月发表于 2008Symposium on VLSItechnology, Digest of Papers 的，，Scaling Evaluation of BE-S0N0S NANDFlash Beyond 20nm，，，在此引为参考资料。在 如此小或更小的尺寸时，例如双图案化的技术可以用来制造与非门非挥发存储器。可参 阅 Yi-Shiang Chang 等人 2009 年发表于 Optical Microlithogrphy XXII，Proceedings of SPIE, Volume 7274, pp.72743E-1-72743E-8 ^"PatternDecomposition and Process Intergration of Self-Aligned DoublePatterning for 30nm Node NAND Flash Process and Beyond” ；参阅 DaiHuixiong 等人 2009 年发表于 Proceedings of SPIE, Volume 7275, pp.72751E-1-72751E-11 W Implementation Self-Aligned DoublePatterning on Non-Gridded Design Layouts，，；及参阅 Andrew J. Hazelton 等人 2009 年发表于 J. Micro/Nanolith. MEMS MOEMS, Vol. 8, pp. 011003-1-011003-11 的”Double patterning requirements for opticallithography and prospects for optical extension without doublepatterning” ；在此皆引为参考资料。
技术实现思路
此处的分析结果显示30纳米节点以下的电荷捕捉与非门非挥发存储器会因为不 同的干扰分布而受到影响。因为施加于相邻字符线的偏压所造成的边缘电场不但是影响此 装置初始存储单元特性，同时也是影响程序化/擦除效率的表现的主要因素。此处的分析 结果也显示20纳米节点以下时，于字符线的间距有氧化硅间隔物的装置在字符线偏压为 7V的情况下具有超过2V的临界电压偏移。此外，30纳米节点以下的相邻装置的程序化电 荷的干扰是小于200mV。此处所描述的低介电常数间隔物可以抑制边缘电场及改善表现。此外，此低介电 常数间隔物可以将电场局限在存储单元的底隧穿介电层之内，其可以进一步改善程序化/ 擦除效率。因此，此处所描述的存储单元可以应用于20纳米节点或以下，包括15纳米节点 或以下。本专利技术的一目的为提供一种集成电路存储装置，包括一半导体主体、电荷捕捉结 构、栅极及绝缘结构相对于真空而言具有一介电常数是小于氧化硅的介电常数。这些电荷储存结构串联安排于该半导体主体之上，所述电荷储存结构由绝缘结构 所分隔。这些电荷储存结构包含介电电荷捕捉位置于多个栅极的下方，所述电荷储存结构 包含一隧穿介电结构于该半导体主体之上，一电荷储存层于该隧穿介电结构之上，以及一 绝缘层于该电荷储存层之上。这些栅极是串联安排，以控制该栅极下方的该电荷储存结构。在某些实施例中，这 些栅极具有深宽比大于3，此深宽比是栅极的高度与介于相邻栅极间一通道宽度的比值。 在某些实施例中，这些栅极放置足够地接近，而可以响应一个或多个的该栅极具 有一通过栅极电压，所述具有通过栅极电压的栅极具有边缘电场其占据将相邻电荷储存结 构与具有通过栅极电压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部 分。边缘电场由该边缘电场所占据的该绝缘结构而抑制进入该相邻电荷储存结构中。 在某些实施例中，绝缘结构是抑制边缘电场进入一通道区域中。如此可以在此装置具有一 较小尺寸下仍能抑制短通道效应。在某些实施例中，为了响应一个或多个的该栅极具有一程序化栅极电压，所述具 有程序化栅极电压的栅极具有边缘电场其占据将相邻电荷储存结构与具有程序化栅极电 压的栅极下方的该电荷储存结构分隔的至少一个绝缘结构的绝大部分，而由该边缘电场所 占据的该绝缘结构而抑制边缘电场进入该相邻电荷储存结构中。在某些实施例中，在邻近 该绝缘层的至少隧穿介电结构部份的边缘电场被抑制。在某些实施例中，因为在邻近该绝 缘层的至少隧穿介电结构部份的边缘电场被抑制，导致该隧穿介电结构具有由该边缘电场 造成的一电压变异在该隧穿介电结构的中央处与边缘处的差值是小于1伏特。此绝缘结构具有不同的实施例。其它的实施例具有一介电常数是小于氮化硅的介 电常数。其它的实施例具有一介电常数是小于隧穿介电结构材料的介电常数。绝缘结构的 不同实施例可以包括含氟硅玻璃、掺杂碳的氧化硅以及旋涂高分子介电层之一。在某些实 施例中，介于相邻电荷储存结构间的该绝缘结构是空气，且缺乏侧边间隔物。此绝缘结构可以在不同的实施例具有不同的结构。在一实施例中，一高分子薄膜覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。在另一实施例中，多个香菇 状的介电结构覆盖于该绝缘结构与该多个栅极之上，其中该绝缘结构是空气。在某些实施例中，具有一控制器用以施加多个栅极电压来设置该多个栅极。在某些实施例中具有BE-SONOS结构存储单元，其中该半本文档来自技高网...
【技术保护点】
一种集成电路存储装置，包括：一半导体主体；至少两个电荷储存结构串联安排于该半导体主体之上，所述电荷储存结构由多个绝缘结构所分隔，所述电荷储存结构包含介电电荷捕捉位置于多个栅极的下方，所述电荷储存结构包含一隧穿介电结构于该半导体主体之上，一电荷储存层于该隧穿介电结构之上，以及一绝缘层于该电荷储存层之上；以及该多个栅极具有一深宽比大于３，该深宽比是等于该多个栅极的一高度与介于该多个栅极中相邻栅极间的一通道宽度的一比值，该多个栅极是串联安排，以控制该栅极下方的该电荷储存结构；以及所述绝缘结构相对于真空而言具有一介电常数小于氧化硅的介电常数。
【技术特征摘要】
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【专利技术属性】
技术研发人员：吕函庭，萧逸璿，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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