【技术实现步骤摘要】
本专利技术涉及芯片领域，特别是涉及一种时钟测试系统和应用时钟测试系统的时钟切换方法。
技术介绍
1、cxl(compute express link，计算快速连接)技术是一种建立于pcie 5.0(peripheral component interconnect express 5.0，高速串行计算机扩展总线标准(第五代))物理总线的高速缓存一致性互连协议，cxl技术不仅支持在处理器、内存扩展和加速器使用，并且允许资源共享以获得更高的性能。目前，业界已推出cx l 2.0(computeexpress link 2.0，计算快速连接2.0)协议，引入了sw(switch，交换)的功能，支持连接更多的设备，允许服务端根据工作负载要求，分配相应的资源，从而提高资源利用率和降低整体系统成本。由于cxl sw(compute express link switch，计算快速连接交换)不仅能够支持cxl设备的工作模式，同时也支持pcie(peripheral component interconnect express，高速串行计算机扩展总线标...
【技术保护点】
1.一种时钟测试系统，所述时钟测试系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述多个时钟发生器的多个发生器输出端口与所述多个时钟选择器的多个选择器输入端口相连，所述基板管理控制器与多个时钟选择器的时钟选择信号管脚相连，所述多个时钟选择器的多个选择器输出端口和所述多个时钟缓冲器的多个缓冲器输入端口相连，所述多个时钟缓冲器的多个缓冲器输出端口和测试设备中的多个模块相连，所述多个时钟发生器包括第一时钟发生器和第二时钟发生器，所述多个时钟选择器包括第一时钟选择器和第二时钟选择器，所述多个模块包括处理器和高速串行扩展总线模块，所有处理器与所述多个时...
【技术特征摘要】
1.一种时钟测试系统，所述时钟测试系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述多个时钟发生器的多个发生器输出端口与所述多个时钟选择器的多个选择器输入端口相连，所述基板管理控制器与多个时钟选择器的时钟选择信号管脚相连，所述多个时钟选择器的多个选择器输出端口和所述多个时钟缓冲器的多个缓冲器输入端口相连，所述多个时钟缓冲器的多个缓冲器输出端口和测试设备中的多个模块相连，所述多个时钟发生器包括第一时钟发生器和第二时钟发生器，所述多个时钟选择器包括第一时钟选择器和第二时钟选择器，所述多个模块包括处理器和高速串行扩展总线模块，所有处理器与所述多个时钟缓冲器中的一个时钟缓冲器相连。
2.一种时钟测试系统，所述系统包括基板管理控制器、多个时钟发生器、多个时钟选择器和多个时钟缓冲器，所述系统包括：
3.一种应用时钟测试系统的时钟切换方法，应用于基板管理控制器，所述方法包括：
4.根据权利要求3所述的方法，其特征在于，所述执行所述测试设备的同源时钟测试并确定所述同源时钟测试是否通过包括：
5.根据权利要求4所述的方法，其特征在于，所述获取所...
【专利技术属性】
技术研发人员：付冬颖，张跃文，袁征峰，
申请(专利权)人：苏州元脑智能科技有限公司，
类型：发明
国别省市：
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