一种降低赛道存储器缓存访问延时的方法技术

本发明专利技术提供一种降低赛道存储器缓存访问延时的方法，可以降低RM磁条的缓存访问延时，加快RM缓存器的数据读写速度。本发明专利技术包括如下步骤：S1、将每一个缓存组划分为快速区和普通区，并采用区间寄存器，保存当前快速区的大小；S2、缓存组的每个缓存块都包含有一访问计数器，并用访问计数器代替缓存块默认的LRU位；每个缓存块的访问计数器值在每次命中时进行更新，并且按设定的时间间隔进行周期性递减；S3、每个缓存组包含一策略寄存器，其值决定当前缓存组RM磁条的移动策略；S4、通过快速区中每个缓存块的访问计数器值决定缓存组中策略寄存器的值；S5、通过缓存块的访问计数器值决定缓存块中的数据块到快速区的迁移。

【技术实现步骤摘要】

本专利技术涉及一种降低赛道存储器缓存访问延时的方法。

技术介绍

1、赛道存储器(racetrack memory，rm)是一种新型的非易失性存储器，它具有高密度和大容量的优势。rm将多个比特(bit)数据存储于一条状磁性材料。该磁条上均匀分布的磁畴壁将磁条分割为多个磁区(domain)，每个磁区的磁场方向不同来分别存储bit数据0和1。

2、磁条上的多个磁区共享一读/写端口。读写数据时，目标bit所处的磁区，基于驱动电流沿磁条方向移动到读/写端口垂直位置，完成读写。rm移动操作所需的驱动电流与时间延时远远高于读/写操作，影响性能，减少rm移动操作的延时是rm作为缓存设计必须要克服的问题。

3、缓存块(block)容量为512bit，每个缓存块保存一数据块，所以缓存块中的数据块也是512bit。考虑32个block构成一个缓存组(set)，同一个set的不同block的相同比特位共享一个rm及读/写端口，即每个rm磁条存储32个比特位，其中以第0号rm磁条为例，其bit0属于set0的block0的第0位，bit1属于set0的blo本文档来自技高网...

【技术保护点】

1.一种降低赛道存储器缓存访问延时的方法，其特征在于：包括如下步骤：

2.根据权利要求1所述的降低赛道存储器缓存访问延时的方法，其特征在于：步骤S1中，n设定为5~7之间的整数，默认初始值为6，即区间寄存器n的初始值为110。

3.根据权利要求1所述的降低赛道存储器缓存访问延时的方法，其特征在于：步骤S2中，其中访问计数器值更新的具体方法如下：每次缓存访问数据缺失时，读取当前缓存组中的每个缓存块的访问计数器值，选择最小访问计数器值的缓存块作为替换对象，将其中的数据块替换并加载从下一级存储器读取来的目标数据块，保存新数据块的缓存块访问计数器值初始化为001；发生缓存...

【技术特征摘要】

1.一种降低赛道存储器缓存访问延时的方法，其特征在于：包括如下步骤：

2.根据权利要求1所述的降低赛道存储器缓存访问延时的方法，其特征在于：步骤s1中，n设定为5~7之间的整数，默认初始值为6，即区间寄存器n的初始值为110。

3.根据权利要求1所述的降低赛道存储器缓存访问延时的方法，其特征在于：步骤s2中，其中访问计数器值更新的具体方法如下：每次缓存访问数据缺失时，读取当前缓存组中的每个缓存块的访问计数器值，选择最小访问计数器值的缓存块作为替换对象，将其中的数据块替换并加载从下一级存储器读取来的目标数据块，保存新数据块的缓存块访问计数器值初始化为001；发生缓存命中时，目标缓存块对应的访问计数器累加1。

4.根据权利要求1所述的降低赛道存储器缓存访问延时的方法，其特征在于：步骤s2中，其中访问计数器值周期性递减的具体方法如下：访问计数器的值在每次缓存块命中时累加1，从000，001，依次递增直到111；周期性地刷新所有缓存块的访问计数器，即以设定的时间间隔对每个缓存块的访问计数器值作减1操作，直到访问计数器值为000。

5.根据权利要求1所述的降低赛道存储器缓存访问延时的方法，其特征在于：步骤s3的具体方法如下：缓存访问数据命中时，一旦完成目标数据的读写，读取该缓存组的当前策略寄存器的值；如果值为0，则rm磁条停留在当前位置，直到下一次数据访问请求；如果值为1，则rm磁条迅速移动到快速区，等待下一次的数据访问请求。

6.根据权利要求5所述的降低赛道存储器缓存访问延时的方法，其特征在于：如果策略寄存器的值为1，则缓存控制器读取区间寄存器的值n，并与当前停留的缓存块地址比较，如果当前的缓存块地址序号小于n，表示当前rm磁条停留的缓存块已经处于快速区，不作任何处理，如果当前缓存块地址序号大于n，则将区间寄存器的值右移一位，得到值t=n/2，rm磁条再立即移动到第t个缓存块的位置...

【专利技术属性】
技术研发人员：章铁飞，
申请(专利权)人：浙江工商大学，
类型：发明
国别省市：