绝缘栅双极晶体管制造技术

本发明专利技术提供一种绝缘栅双极晶体管（ＩＧＢＴ），所述绝缘栅双极晶体管占据小面积并且抑制热击穿。ＩＧＢＴ包括：ｎ型半导体层（３）；以及集电极部，该集电极部形成在ｎ型半导体层（３）的表面部分中。集电极部包括：ｎ型缓冲区域（１４）；以及ｐ＋型集电极区域（１５）和ｎ＋型接触区域（１８），该ｐ＋型集电极区域（１５）和ｎ＋型接触区域（１８）被形成在ｎ型缓冲区域（１４）中。

【技术实现步骤摘要】

本专利技术涉及一种绝缘栅双极晶体管(IGBT)。
技术介绍
绝缘栅双极晶体管(IGBT)是广泛用作功率器件的半导体元件之一。特别地，横向 IGBT在耐压方面是优秀的，并且此外，可以与另一半导体元件单片集成。因此，横向IGBT近 年来倍受关注。 如JP 10-200102A中所公开的，在使用IGBT的情况下，为了确保反向导通状态期 间的电流路径，通常与IGBT并联地连接二极管。通常对IGBT施加偏置使得IGBT的集电极 处的电压高于IGBT的发射极处的电压，结果是电流从集电极流向发射极。然而，根据IGBT 的操作状态，发射极处的电压可以高于集电极处的电压。在这种情况下，二极管提供允许电 流从发射极流向集电极的路径。 图1是示出其中横向IGBT和二极管被单片集成的半导体器件100的典型结构的 横截面图。在下面的描述中，n+型表示以高得足以使半导体简并的浓度掺杂n型杂质， 并且p+型表示以高得足以使半导体简并的浓度掺杂p型杂质。另一方面，n型或p 型表示以低浓度(足够低不使半导体简并的浓度)掺杂n型杂质或p型杂质。 如图1所示，绝缘层2形成在半导体衬底1上，并且用作衬底区域的n型半导体层 3被形成在绝缘层2上。横向IGBT 4和二极管5形成在n型半导体层3的表面部分中。 横向IGBT 4的结构如下所示。p型阱区域11形成在n型半导体层3的表面部分 中。n+型源极区域12和p+型接触区域13形成在p型阱区域11中。p型阱区域ll、n+型 源极区域12以及p+型接触区域13用作IGBT 4的发射极部。此外，n型缓冲区域14被形 成为与P型阱区域11分离。P+型集电极区域15形成在n型缓冲区域14中。n型缓冲区 域14和p+型集电极区域15用作IGBT 4的集电极部。栅极绝缘膜16形成在n+型源极区 域12和n型缓冲区域14之间的n型半导体层3的一部分上。栅极电极17形成在栅极绝 缘膜16上。栅极绝缘膜16和栅极电极17被形成为覆盖p型阱区域11的一部分。 另一方面，横向二极管5的结构如下所示。n型扩散区域21形成在n型半导体层 3的表面部分中。n+型阴极区域22形成在n型扩散区域21的表面部分中。n型扩散区域 21和n+型阴极区域22用作横向二极管5的阴极。另外，p型扩散区域23被形成为与n型 扩散区域21分离。p+型阳极区域24被形成在p型扩散区域23的表面部分中。p型扩散 区域23和p+型阳极区域24用作横向二极管5的阳极。 图2是图1的半导体器件100的等效电路图。在图1的结构中，横向二极管5的 阳极连接到IGBT 4的发射极，并且横向二极管5的阴极连接到IGBT 4的集电极。当IGBT 4的发射极处的电压变得高于IGBT 4的集电极处的电压时，电流开始从横向二极管5的阳 极流向横向二极管5的阴极。 上述JP 10-200102A还公开了一种与金属氧化物半导体场效应晶体管(M0SFET) 集成的横向IGBT来代替二极管。寄生二极管形成在MOSFET中，并且因而形成的寄生二极管可以用作反向导通状态期间的电流路径。 图3是示出这种半导体器件100A的典型结构的横截面图。在图3的半导体器件 100A中，形成横向M0SFET 6来代替图1的半导体器件100的横向二极管5。横向MOSFET 6 的结构如下所示。P型阱区域31形成在n型半导体层3的表面部分中。n+型源极区域32 和P+型接触区域33形成在p型阱区域31中。n型缓冲区域34被形成为与p型阱区域31 分离。n+型漏极区域35形成在n型缓冲区域34中。栅极绝缘膜36形成在n+型源极区域 32和n型缓冲区域34之间的n型半导体层3的一部分上。栅极电极37形成在栅极绝缘膜 36上。栅极绝缘膜36和栅极电极37被形成为覆盖p型阱区域31的一部分。在上述结构 中，P+型接触区域33、p型阱区域31、n型半导体层3、n型缓冲区域34以及n+型漏极区域 35形成寄生二极管7。 图4是图3的半导体器件100A的等效电路图。MOSFET 6与IGBT4并联连接。在 这样的情况下，MOSFET 6的寄生二极管7具有与IGBT4的发射极相连接的阳极和与IGBT 4 的集电极相连接的阴极。因此，在图3的结构中，寄生二极管7可以用作反向导通状态期间 的电流路径。此外，在图3的结构中，在正向导通状态期间允许电流在横向MOSFET 6和横 向IGBT 4中流动，并且因此增强半导体器件的驱动性能。 然而，图1和图3的半导体器件都具有下面的两个问题。问题之一是热击穿。在 正向电流的情况下横向IGBT的电流密度易于为高，这容易导致热击穿的问题。另一个问题 是两个半导体器件占据大的面积。在图1和图3的半导体器件中，独立于横向IGBT地集成 二极管或MOSFET。根据本专利技术的专利技术人的研究，这种方法无用地增加IGBT的面积。
技术实现思路
根据本专利技术的绝缘栅双极晶体管(IGBT)包括衬底区域；以及集电极部，其形成 在衬底区域的表面部分中。集电极部包括缓冲区域；P+型区域，其形成在缓冲区域中；以 及n+型区域，其形成在缓冲区域中。 根据本专利技术，可以提供占据小面积并且抑制热击穿的IGBT。 附图说明 在附图中 图1是示出其中横向IGBT和二极管被单片集成的半导体器件的典型结构的横截 面图； 图2是图1的半导体器件的等效电路图； 图3是示出其中横向IGBT和MOSFET被单片集成的半导体器件的典型结构的横截 面图； 图4是图3的半导体器件的等效电路图； 图5是示出根据本专利技术实施例的半导体器件的结构的横截面图；以及 图6是图5的半导体器件的等效电路图。具体实施例方式图5是示出根据本专利技术实施例的半导体器件10的结构的横截面图。图6是图5的半导体器件10的等效电路图。如图5所示，本实施例的半导体器件10具有绝缘体上硅 (SOI)结构。具体地，绝缘层2(通常，由二氧化硅膜制造而成的层)形成在半导体衬底l 上，并且用作衬底区域的n型半导体层3形成在绝缘层2上。半导体衬底1可以是p型或 n型中的任何一种。 横向绝缘栅双极晶体管(IGBT)4形成在n型半导体层3的表面部分中。横向IGBT 4的结构如下所示。p型阱区域ll形成在n型半导体层3的表面部分中。n+型源极区域12 和P+型接触区域13形成在p型阱区域11中。p型阱区域ll、n+型源极区域12以及p+型 接触区域13用作IGBT 4的发射极部。n+型源极区域12和p+型接触区域13连接到发射 极端子41。 此外，n型缓冲区域14被形成为与p型阱区域11分离。p+型集电极区域15和n+ 型接触区域18形成在n型缓冲区域14中。n型缓冲区域14的杂质浓度被设定为比n型半 导体层3的杂质浓度更高。n型缓冲区域14、p+型集电极区域15以及n+型接触区域18用 作IGBT 4的集电极部。p+型集电极区域15和n+型接触区域18连接到集电极端子42。 另外，栅极绝缘膜16形成在n+型源极区域12和n型缓冲区域14之间的n型半导 体层3的一部分上。栅极电极17形成在栅极绝缘膜16上。栅极绝缘膜16和栅极电极17 被形成为覆盖P型阱区域ll的一部分。栅极电极17连接到栅极端子43。 本实施例的半导体器件10的重要特征是在n型缓冲区域14中，除本文档来自技高网...

【技术保护点】
一种绝缘栅双极晶体管，包括：衬底区域；以及集电极部，其形成在所述衬底区域的表面部分中，其中所述集电极部包括：缓冲区域；ｐ↑［＋］型区域，其形成在所述缓冲区域中；以及ｎ↑［＋］型区域，其形成在所述缓冲区域中。

【技术特征摘要】
JP 2008-10-6 2008-259838一种绝缘栅双极晶体管，包括衬底区域；以及集电极部，其形成在所述衬底区域的表面部分中，其中所述集电极部包括缓冲区域；p+型区域，其形成在所述缓冲区域中；以及n+型区域，其形成在所述缓冲区域中。2. 根据权利要求1所述的绝缘栅双极晶体管，进一步包括 发射极部；绝缘栅极；以及栅极绝缘膜，其形成在所述绝缘栅极和所述衬底区域之间， 其中所述缓冲区域包括n型半导体， 其中所述衬底区域包括...

【专利技术属性】
技术研发人员：伊藤将之，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]