【技术实现步骤摘要】
本申请涉及集成电路，尤其涉及一种多位数相位累加器。
技术介绍
1、在无线射频通信领域，锁相环是无线收发芯片中必不可少的组成部分。锁相环能使受控振荡器的频率和相位均与输入参考信号保持同步，成为相位锁定，简称锁相。随着先进集成电路工艺及技术的发展，全数字锁相环因其易配置、低面积等优势逐渐取代电荷泵锁相环。
2、相位累加器在全数字锁相环中用于对输出时钟进行整数计数，要求工作频率高。传统多位相位累加器采用单一分频结构进行级联，分频器的延时限制多位相位累加器的可工作频率；传统d锁存触发器结构其运算延时较大，难以实现高速运算。
技术实现思路
1、有鉴于此，本申请的目的在于解决
技术介绍
提出的技术问题，提出一种多位数相位累加器。
2、基于上述目的，本申请提供了一种多位数相位累加器，包括：复位控制模块、级联分频器模块和同步输出模块；所述级联分频器模块包括真单相时钟分频器子模块和电流模逻辑分频器子模块；
3、所述复位控制模块与所述级联分频器模块连接，用于产生正相置位信号和反相置位信号；
4、所述级联分频器模块与所述复位控制模块和所述同步输出模块连接，用于根据所述正相置位信号、所述反相置位信号和时钟信号产生输出信号；其中，所述真单相时钟分频器子模块用于产生低位输出信号，所述电流模逻辑分频器子模块用于产生高位输出信号；
5、所述同步输出模块与所述级联分频器模块连接，用于对所述输出信号进行整形。
6、可选地，所述电流模逻辑分频器子模块包
7、可选地，所述电流模逻辑分频器包括正相置位信号输入端、反相置位信号输入端、正时钟信号输入端和负时钟信号输入端，还包括正输出端和负输出端；所述正输出端与所述级联分频器模块的总线输出端的高位依次连接；所述正时钟信号输入端信号与前级电流模逻辑分频器的负输出端或真单相时钟分频器的负输出端连接，所述负时钟信号输入端与前级电流模逻辑分频器的正输出端或真单相时钟分频器的正输出端连接。
8、可选地，所述电流模逻辑分频器子模块包括第一电流模逻辑锁存器和第二电流模逻辑锁存器；
9、所述第一电流模逻辑锁存器和所述第二电流模逻辑锁存器均包括正输入端、负输入端、正时钟信号输入端、负时钟信号输入端、正相置位信号输入端和反相置位信号输入端，还包括正输出端和负输出端；所述第一电流模逻辑锁存器的正输入端和所述第二电流模逻辑锁存器的负输出端与所述电流模逻辑分频器负输出端连接，所述第一电流模逻辑锁存器的负输入端和所述第二电流模逻辑锁存器的正输出端与所述电流模逻辑分频器的正输出端连接；所述第一电流模逻辑锁存器的正输出端与所述第二电流模逻辑锁存器的正输入端连接，所述第一电流模逻辑锁存器的负输出端和所述第二电流模逻辑锁存器的负输入端连接；所述第一电流模逻辑锁存器的正时钟信号输入端和所述第二电流模逻辑锁存器的负时钟信号输入端与所述电流模逻辑分频器的正时钟信号输入端连接，所述第一电流模逻辑锁存器的正时钟信号输入端和所述第二电流模逻辑锁存器的负时钟信号输入端与所述电流模逻辑分频器的负时钟信号输入端连接。
10、可选地，所述真单相时钟分频器子模块包括多个真单相时钟分频器；所述真单相时钟分频器为真单相时钟结构的二分频电路。
11、可选地，所述真单相时钟分频器包括时钟信号输入端、正相置位信号输入端和反相置位信号输入端，还包括正输出端和负输出端；所述正输出端与所述级联分频器模块的总线输出端的低位依次连接。
12、可选地，所述真单相时钟分频器还包括时钟信号输入端；
13、响应于确定任一所述真单相时钟分频器之后连接另一真单相时钟分频器，该真单相时钟分频器的负输出端与之后的真单相时钟分频器的时钟信号输入端连接；
14、响应于确定任一所述真单相时钟分频器之后连接所述电流模逻辑分频器，该真单相时钟分频器的负信号输出端与之后的电流模逻辑分频器的正时钟信号输入端连接。
15、可选地，所述复位控制模块包括复位信号输入端和使能信号输入端，以及正相置位信号输出端和反相置位信号输出端；
16、所述复位控制模块的复位信号输入端与所述多位数相位累加器的复位信号输入端连接，所述复位控制模块的使能信号输入端与所述多位数相位累加器的使能信号输入端连接；所述复位控制模块的正相置位信号输出端与所述真单相时钟分频器的正相置位信号输入端以及所述电流模逻辑分频器的正相置位信号输入端连接，所述复位控制模块的反相置位信号输出端与所述真单相时钟分频器的反相置位信号输入端以及所述电流模逻辑分频器的反相置位信号输入端连接。
17、可选地，所述同步输出模块包括总线输入端、时钟信号输入端和输出端；所述同步输出模块的总线输入端与所述级联分频器模块的总线输出端连接；所述同步输出模块的时钟信号输入端与首个所述真单相时钟分频器的时钟信号输入端连接。
18、可选地，所述同步输出模块包括多个d触发器子模块。
19、从上面所述可以看出，本申请提供的多位数相位累加器，包括：复位控制模块、级联分频器模块和同步输出模块；所述级联分频器模块包括真单相时钟分频器子模块和电流模逻辑分频器子模块；所述复位控制模块与所述级联分频器模块连接，用于产生正相置位信号和反相置位信号；所述级联分频器模块与所述复位控制模块和所述同步输出模块连接，用于根据所述正相置位信号、所述反相置位信号和时钟信号产生输出信号；其中，所述真单相时钟分频器子模块用于产生低位输出信号，所述电流模逻辑分频器子模块用于产生高位输出信号；所述同步输出模块与所述级联分频器模块连接，用于对所述输出信号进行整形。
20、本申请提供的多位数相位累加器，利用真单相时钟分频器(true single phaseclock,tspc)实现多位数累加器的低位累加，电流模逻辑分频器((current mode logic,cml)实现多位数累加器的高位累加。结合tspc功耗小、低位运算时延低，以及cml运算时延低、能够长时间锁存的优点，本申请提供的多位数相位累加器具有鲁棒性强、效率高，能够适应高频工作的特性。
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1.一种多位数相位累加器，其特征在于，包括：复位控制模块、级联分频器模块和同步输出模块；所述级联分频器模块包括真单相时钟分频器子模块和电流模逻辑分频器子模块；
2.根据权利要求1所述的多位数相位累加器，其特征在于，所述电流模逻辑分频器子模块包括多个电流模逻辑分频器；所述电流模逻辑分频器为电流模逻辑的二分频电路。
3.根据权利要求2所述的多位数相位累加器，其特征在于，所述电流模逻辑分频器包括正相置位信号输入端、反相置位信号输入端、正时钟信号输入端和负时钟信号输入端，还包括正输出端和负输出端；所述正输出端与所述级联分频器模块的总线输出端的高位依次连接；所述正时钟信号输入端信号与前级电流模逻辑分频器的负输出端或真单相时钟分频器的负输出端连接，所述负时钟信号输入端与前级电流模逻辑分频器的正输出端或真单相时钟分频器的正输出端连接。
4.根据权利要求3所述的多位数相位累加器，其特征在于，所述电流模逻辑分频器子模块包括第一电流模逻辑锁存器和第二电流模逻辑锁存器；
5.根据权利要求3或4中任一所述的多位数相位累加器，其特征在于，所述真单相时钟分频器
6.根据权利要求5所述的多位数相位累加器，其特征在于，所述真单相时钟分频器包括时钟信号输入端、正相置位信号输入端和反相置位信号输入端，还包括正输出端和负输出端；所述正输出端与所述级联分频器模块的总线输出端的低位依次连接。
7.根据权利要求6所述的多位数相位累加器，其特征在于，所述真单相时钟分频器还包括时钟信号输入端；
8.根据权利要求6所述的多位数相位累加器，其特征在于，所述复位控制模块包括复位信号输入端和使能信号输入端，以及正相置位信号输出端和反相置位信号输出端；
9.根据权利要求6所述的多位数相位累加器，其特征在于，所述同步输出模块包括总线输入端、时钟信号输入端和输出端；所述同步输出模块的总线输入端与所述级联分频器模块的总线输出端连接；所述同步输出模块的时钟信号输入端与首个所述真单相时钟分频器的时钟信号输入端连接。
10.根据权利要求1所述的多位数相位累加器，其特征在于，所述同步输出模块包括多个D触发器子模块。
...【技术特征摘要】
1.一种多位数相位累加器，其特征在于，包括：复位控制模块、级联分频器模块和同步输出模块；所述级联分频器模块包括真单相时钟分频器子模块和电流模逻辑分频器子模块；
2.根据权利要求1所述的多位数相位累加器，其特征在于，所述电流模逻辑分频器子模块包括多个电流模逻辑分频器；所述电流模逻辑分频器为电流模逻辑的二分频电路。
3.根据权利要求2所述的多位数相位累加器，其特征在于，所述电流模逻辑分频器包括正相置位信号输入端、反相置位信号输入端、正时钟信号输入端和负时钟信号输入端，还包括正输出端和负输出端；所述正输出端与所述级联分频器模块的总线输出端的高位依次连接；所述正时钟信号输入端信号与前级电流模逻辑分频器的负输出端或真单相时钟分频器的负输出端连接，所述负时钟信号输入端与前级电流模逻辑分频器的正输出端或真单相时钟分频器的正输出端连接。
4.根据权利要求3所述的多位数相位累加器，其特征在于，所述电流模逻辑分频器子模块包括第一电流模逻辑锁存器和第二电流模逻辑锁存器；
5.根据权利要求3或4中任一所述的多位数相位累加器，其特征在于，所述真单...
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