半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一半导体装置及其制造方法，该装置包含一半导体基材及一形成于该基材中的晶体管，该晶体管包含一具有一高介电常数介电质及金属栅极的栅极堆叠，一密封层形成于该栅极堆叠的侧壁上，该密封层具有一内部边缘及一外部边缘，该内部边缘与该栅极堆叠相接合，一间隔物形成于该密封层的外部边缘上，及一源／漏极区形成于该栅极堆叠的两侧上，该源／漏极区包含一沿着该密封层的外部边缘的轻掺杂源／漏极区。本发明专利技术提供了简单且具有经济效益的密封结构及方法，以维持金属栅极高介电常数介电质的完整性，并因此改善了装置效能及可靠度。

【技术实现步骤摘要】

本专利技术涉及半导体装置，且特别涉及一种具有梯度组成的密封层的半导 体装置。
技术介绍
半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进 步使得IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂 的电路。然而，这些迸步也增加了制造IC工艺的复杂性，因此IC工艺也需 要有同样的进展才能实现更先进的集成电路IC工艺。在IC革新的过程中，功能密度(也即每个芯片区域上互连装置的数量)已普遍地增加，然而几何尺寸(也即在工艺中所能创造的最小元件或线)也越 来越小。这些縮小尺寸的工艺通常能增加产品效能和提供较低的相关成本。但某些尺寸的下降也产生相对较高的功率消耗(power dissipation)值，其可用 低功率消耗的元件例如互补型金属氧化物半导体(CMOS)元件来适应。CMOS 元件通常是由栅极氧化物及多晶硅栅极电极形成。当元件尺寸继续縮小时， 其所需要的是使用金属材料来作为栅极电极及使用高介电常数介电质作为 栅极介电层来增进装置效能。然而，当在CMOS制造流程中整合高介电常数 /金属栅极元件时却产生了问题。例如，在图案化或蚀刻栅极时，有可能会伤 害到高介电常本文档来自技高网...

【技术保护点】
一种半导体装置，包含：　　　　一半导体基材；以及　　　　一形成在该基材上的晶体管，该晶体管包含：　　　　一具有高介电常数介电质及金属栅极的栅极堆叠；　　　　一形成在该栅极堆叠的侧壁上的密封层，该密封层具有一内部边缘及外部边缘，该内部边缘与该栅极堆叠的侧壁相接；　　　　一形成在该密封层的外部边缘的间隔物；及　　　　一设置在该栅极堆叠两侧的源／漏极区，该源／漏极区包含一沿着该密封层的外部边缘对齐的轻掺杂源／漏极区。

【技术特征摘要】
US 2008-8-25 61/091,629;US 2009-2-20 12/389,5351.一种半导体装置，包含一半导体基材；以及一形成在该基材上的晶体管，该晶体管包含一具有高介电常数介电质及金属栅极的栅极堆叠；一形成在该栅极堆叠的侧壁上的密封层，该密封层具有一内部边缘及外部边缘，该内部边缘与该栅极堆叠的侧壁相接；一形成在该密封层的外部边缘的间隔物；及一设置在该栅极堆叠两侧的源/漏极区，该源/漏极区包含一沿着该密封层的外部边缘对齐的轻掺杂源/漏极区。2. 如权利要求1所述的半导体装置，其中该源/漏极区还包含沿着该间 隔物的外部边缘对齐的一重掺杂源/漏极区。3. 如权利要求1所述的半导体装置，其中该密封层包含氮化硅及氮氧化 硅其中之一。4. 如权利要求1所述的半导体装置，其中该密封层包含一多膜层结构。5. 如权利要求4所述的半导体装置，其中该多层膜结构包含至少一第一 膜层具有一第一浓度的介电材料及具有一第二浓度的该介电材料，该第二浓 度与该第一浓度不相同。6. 如权利要求1所述的半导体装置，其中该密封层包含一由该内部边缘 至该外部边缘的梯度组成。7. 如权利要求6所述的半导体装置，其中该密封层包含一硅浓度于该外 部边缘较该内部边缘为高的氮化硅、 一氮浓度于该内部边缘较该外部边缘为 高的氮化硅、 一氧浓度于该内部边缘较该外部边缘为高的氮氧化硅及一氮浓 度于该外部边缘较该内部边缘为高的氮氧化硅其中之一 。8. 如权利要求6所述的半导体装置，其中该密封层包含一金属物质浓度 于该内部边缘较该外部边缘为高的介电质，其中该金属物质包含钛、钽、铪、 锆、钩、钼或前述的组合。9. 如权利要求6所述的半导体装置，其中该密封层包含碳、锗或硅浓度 于该外部边缘较该内部边缘为高的一材料。10. —种半导体装置，包含一半导体基材；以及一形成在该基材中的...

【专利技术属性】
技术研发人员：陈建豪，连浩明，李思毅，李启弘，陈建良，费中豪，杨文志，黄仁安，张启新，林俊铭，庄学理，叶俊林，林纲正，黄国泰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]