功率察觉引退制造技术

本发明专利技术为功率察觉引退。在一个实施例中，本发明专利技术包括接收和引退所执行的指令的引退单元。引退单元可包括在分配时接收信息的第一阵列以及在执行之后接收信息的第二阵列。引退单元还可包括在关联所执行的指令的信息存储在至少一个阵列的按需部分时计算与所执行的指令关联的事件的逻辑。描述了并要求保护其它实施例。

【技术实现步骤摘要】

本专利技术涉及处理器的引退逻辑。
技术介绍
现代微处理器由接收指令、运行指令和提供指令的结果的各个级形成。许多现代架构基于无序(ooo)实现，其中指令可无序运行，并且结果在稍后按顺序提交给处理器的架构状态。 为了实现这种无序操作，处理器流水线可分段为各个 级。当这类级中的指令的处理结束时，引退级可进行操作，以便确认 运行结果是有效的，即，不是推测的或者基于不正确的数据，以及没 有发生故障或异常。在许多处理器架构中，在各引退周期中，整个引 退逻辑是活动的，使得从所有关联阵列读取所有关联数据，并且对每 个指令调用整个引退逻辑。所有这种活动的目的在于产生保证信号以及执行包括事件计算和优先化的引退相关操作。 但是，在大多数周期中没有发生事件，因而不需要计算 事件。因此，存在对于正确操作所不需要的极大功耗。
技术实现思路
根据本专利技术一个方面，提供一种方法，包括在指令分配时接收 与指令关联的静态信息并且将所述静态信息的至少第一部分存储在 分配緩沖器的第一部分中，以及如果所述静态信息指示在引退时要执 行事件则将所述静态信息的第二部分存储在所述分配緩冲器的第二 部分中；如果与所述指令关联的静态信息没有存在于所述分配緩冲器 的第二部分中，则在所述指令的引退时发出早期保证信号；以及否则，向所述分配緩冲器的所述第二部分供电，以访问所述静态信息的第二 部分。附图说明 图l是根据本专利技术的一个实施例的处理器的框图。 图2是#4居本专利技术的一个实施例的引退逻辑的框图 图3是^f艮据本专利技术的一个实施例的方法的流程图。 图4是才艮据本专利技术的一个实施例的系统的框图。具体实施例方式在各个实施例中，通过提供各个引退资源的划分，使得 仅向最少数量的这些资源供电用于操作的重要部分，可控制处理器的 引退逻辑以功率敏感方式进行操作。在这方面，各种阵列、緩冲器等 以及逻辑可划分以适应这种操作。虽然本文所述的实施例是在重排序 緩冲器(ROB)的上下文中，但是，本专利技术的范围并不局限于这个方面， 为了实现功率优势，与各引退窗口中将要发生的正常引 退活动关联的这类阵列和逻辑的分区可以比较小，使得消耗最小功 率。相比之下，对于其中与各种事件关联的附加计算需要在引退指令 中实现的较少场合，可向较大阵列和逻辑供电。这样，预期操作可根 据需要来执行，同时，对于引退操作的大多数，仅需要向最少引退逻 辑供电。虽然本文一般描述为指令引退，但是大家要理解，在各个实 施例中，指令可指的是所谓的微操作Oiop),其中单个用户级指令、 如宏指令可分解为多个pop。 ROB执行引退相关控制，例如异常处理、指令指针(例 如EIP/UIP)计算、性能监视(PMON)计算和寄存器更新。除了检测错 误之外，ROB在没有故障被检测到和在引退时被执行时有其它正常 引退相关任务要执行。这些任务包括在有效引退之后所执行的操作，例如将新的引退值写入非重命名寄存器、计算状态位和更新新值(例 如数据断点位、命令和状态寄存器异常、精度异常等)以及更新性能 监视器。根据本专利技术的一个实施例的功率察觉引退方案可以仅在需要时才至少部分根据从外部和内部(相对于ROB)指示得出的静态和动 态信息来有选择地控制ROB的不同高功耗块。 换言之，汲取最少量功率的正常引退的主流任务可通过 阵列和逻辑的分区来处理，从而留下例如事件处理(例如^l晉误、陷阱、 异常、中断)等极少情况仅在需要时才由这类阵列和逻辑的较全分区 来处理。这样，需要工作在全性能环境的例如PMON等特殊模式可 在需要时正常操作，并且在不活动时节省功率。因此，通过减少实现 指令退出的计算量，实施例允许在频率不可中断引退中时的较大引退 宽度。 现在参照图1，示出根据本专利技术的一个实施例的处理器 的框图。如图l所示，处理器100可以是多级流水线无序处理器。处 理器100采用图1中相对简化的视图示出，以便说明与下面将描述的 功率察觉引退操作结合使用的各种特征。 如图1所示，处理器100包括前端单元110,它可用于 取将要运行的宏指令，并且准备它们稍后用于处理器。例如，前端单 元110可包括指令预取器、指令解码器和跟踪高速緩存，连同微码存 储装置以及pop存储装置。指令预取器可从存储器取宏指令，并且将 它们馈送给指令解码器，以便将它们解码为原语、即nop，供处理器 运行。跟踪高速緩存可取得已解码iaop,并将它们汇编成程序有序序 列，以便存储到宏码存储装置中。但是，在复杂宏指令的情况下，宏 码存储装置可提供操作的执行所需的pop。附加组件和特征当然可在 前端单元110中实现。 耦合在前端单元110与执行单元120之间的是000引 擎115，它可用于接收微指令，并且将它们准备用于运行。更具体来 说，000引擎115可包括各种緩沖器，以便对微指令流重排序，并且分配执行所需的各种资源，以及提供逻辑寄存器到各种寄存器堆、如寄存器堆130和扩展寄存器堆135中的存储位置上的重命名。寄存 器堆130可包括用于整数和浮点运算的独立寄存器堆。扩展寄存器堆 135可为矢量大小的单位提供存储装置，例如每个寄存器256或512 位。 各种资源可存在于执行单元120中，包括例如各种整 数、浮点和单指令多数据(SIMD)逻辑单元以及其它专用硬件。可将 结果提供给引退逻辑、即重排序緩冲器(ROB)140，它可通过功率察 觉方式进行操作。更具体来说，ROB 140包括各种阵列和逻辑，以便 接收与被执行的指令关联的信息。然后，这个信息由ROB 140检查， 以便确定指令是否可有效地引退以及产生提交给处理器的架构状态 的数据，或者是否发生阻止指令的正确引退的一个或多个异常。ROB 140当然可处理与引退关联的其它操作，例如本文所述的各种事件和 计算。 如图1所示，ROB 140可包括各种阵列，其包括一个或 多个启用阵列142和一个或多个按需阵列144。启用阵列可始终被加 电，并且可包括与指令关联的最少量的信息。下面进一步论述，在一 个具体实现中，分配阵列和回写(WB)阵列的独立分区可与启用阵列 144对应。类似地，按需阵列144可以是包含与jxop关联的附加信息 的这类阵列的分区，并且它们只可在需要时才被加电以便处理与给定 指令关联的事件。又如图1所示，ROB 140还包括启用逻辑146。这 种启用逻辑可以始终是活动的，并且可用于处理正常指令引退操作。 相比之下，按需逻辑148只能根据需要被启用以便处理正常引退之外 的事件，例如处理故障、中断、分支误预测、性能监视和更新等。如 图1所示，ROB 140与高速緩存150耦合，高速緩存150在一个实施 例中可以是低级高速緩存(例如U高速緩存)，但是本专利技术的范围并 不局限于这个方面。执行单元120也可直接与高速緩存150耦合。从 高速緩存150,可与较高级高速緩存、系统存储器等进行数据通信。9虽然在图1的实施例中采用这种高级来表示，但是大家理解，本专利技术 的范围并不局限于这个方面。 在一般操作中，ROB确定引退窗口的pop是否要求读 取ROB阵列的特定部分或要求启用特定逻辑(其中该特定资源为高功 耗，并且执行正常引退之外的操作)。这种确定可在分配期间在前面 被静态地检测或者在WB时动态检测。例如，如果没有检测到静态事 件(在分配时)或动态事件(在回写(本文档来自技高网...

【技术保护点】
一种设备，包括：　引退单元，用于在执行之后引退指令，所述引退单元包括：　第一阵列，用于在所述指令的分配时接收第一信息，所述第一阵列划分为在各引退窗口被读取的第一部分以及按需读取的第二部分；　第二阵列，用于在所述指令的执行之后接收第二信 息，所述第二阵列划分为在各引退窗口读取的第一部分以及按需读取的第二部分；以及　需求逻辑，用于如果关联所执行的指令的信息存储在所述第一阵列或所述第二阵列的第二部分中则计算与所执行的指令关联的事件。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：Z斯佩伯，R马罗姆，O莱维，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]