一种通信链路中高速数据加／解密模块制造技术

一种通信链路中高速数据加／解密模块，它包括：ＤＢ６２输入端口、ＦＰＧＡ加／解密处理模块、ＤＢ６２输出端口、随机数生成芯片、Ｆｌａｓｈ存储器芯片、配置和测试电路及电源供给网络。其间关系是：ＤＢ６２输入、输出端口分别与ＦＰＧＡ加／解密处理模块相连接；ＤＢ６２输入端口接收上级链路的差分信号给ＦＰＧＡ加／解密处理模块，ＦＰＧＡ加／解密处理模块提取数据信息并对数据进行加／解密，然后以ＬＶＤＳ差分信号形式输出被加／解密数据到ＤＢ６２输出端口；随机数生成芯片与ＦＰＧＡ加／解密处理模块相连接，Ｆｌａｓｈ存储器芯片与ＦＰＧＡ加／解密处理模块相连接，配置和测试电路与ＦＰＧＡ加／解密处理模块相连接；电源供给网络与整个加／解密处理模块中各个模块相连。本发明专利技术在高速数据通信和信息安全领域里具有广阔的应用前景。

【技术实现步骤摘要】

本专利技术涉及一种通信链路中高速数据加/解密模块，具体涉及基于FPGA实现数据 加/解密功能的信息安全领域。二、技术背景信息技术的飞速发展给人们生活带来便利的同时也带来了诸多挑战，如个人隐 私、金融安全以及军事国防等信息在存储、处理及传输过程中更加注重安全问题，信息安全 不仅要求信息的机密性，同时要求传输的信息具备完整性和可用性。密码技术是现代社会 中用来保证信息安全的重要手段，对于一种具有足够安全强度的密码算法，信息的安全性 主要取决于加密密钥的特性。一种好的加密算法不仅能够抵御各种形式分析攻击，在理论 或实际应用中不被攻破，同时也需要在逻辑上尽可能的简化，具备软件及硬件上快速实现 的特点。分组密码通常用来对大量数据进行加密，相对于公钥加密具有加密速度快、实现简 单等优点，典型的分组密码如DES、3DES、AES、IDEA等算法，代表了国际上分组密码的发展 水平。另一方面，在高速数据通信链路中为了更加有效地利用通信资源、配合高速的实 时加/解密信息处理，需要处理的数据量很大，对传输性能的要求也越来越高，所选择的物 理层传输接口形式应该具备高速、稳定、抗干扰等性能，以确保通信链路上信息的高速、准 确传输，使信息传输速率达Gbps量级。综上所述，如何在高速通信链路中达到信息的实时加/解密处理，而且加/解密码 算法具备安全性、实现的简单及高效性等特点，这是密码算法设计及所采用软件或硬件实 现架构需要考虑的。另外，如何设计高速数据链路传输中信号的物理层特性及接口，确保加 /解密模块同链路上、下级之间的信息流匹配也是系统设计需要注意的方面。
技术实现思路
1、目的针对高速通信链路中信息安全需求以及设计满足高数据吞吐量要求的物理层接 口等问题，本专利技术的目的是提供一种通信链路中高速数据加/解密模块，它是利用FPGA、 DB62接口并且采用LVDS传输信号形式，实现了一种通用的高速数据链路加/解密模块。由 于加/解密算法采用通用FPGA处理器硬件实现，具有执行速度快、升级和调试灵活度高等 优点；同时采用了 LVDS物理层接口信号，所述的加/解密模块与通信链路上、下级间信息可 以实现稳定、高速传输，速率达Gbps量级，LVDS物理层接口形式同样简化了接口电路设计， 提高了模块集成度。2、技术方案为了实现本专利技术的目标，采用下述技术方案进行实现。本专利技术一种通信链路中高速数据加/解密模块，它包括DB62输入端口、FPGA加/ 解密处理模块、DB62输出端口、随机数生成芯片、Flash存储器芯片、配置和测试电路及电源供给网络。它们之间的位置连接关系、信号走向是DB62输入端口与FPGA加/解密处理 模块相连接，DB62输出端口与FPGA加/解密处理模块相连接；DB62输入端口接收上级链 路到达的16对LVDS差分信号，提够给FPGA加/解密处理模块，FPGA加/解密处理模块提 取数据信息并采用分组密码算法对数据进行加/解密，然后以LVDS差分信号形式输出被加 /解密数据到DB62输出端口，流入通信链路的下一处理单元；随机数生成芯片与FPGA加/ 解密处理模块相连接，随机数生成芯片产生的理想真随机序列输入到FPGA加/解密处理模 块，用作分组加密算法的初始加密密钥；Flash存储器芯片与FPGA加/解密处理模块相连 接，整个加/解密模块上电启动阶段FPGA加/解密处理模块读取Flash存储器芯片内部预 存储的算法程序进行配置；配置和测试电路与FPGA加/解密处理模块相连接，提供JTAG在 线调试、UART串行数据通信和扩展接口功能；电源供给网络与整个加/解密处理模块中各 个模块相连，为各个部件提供电源支持。 所述DB62输入端口是标准的62针接口插件，它包括16对LVDS输入数据信号、1 对LVDS输入同步信号和1对LVDS输入时钟信号，其余为接地隔离信号。它主要完成与通 信链路上一级的物理层接口功能。 所述FPGA加/解密处理模块是核心信息处理单元，它由单片FPGA芯片构成，完成 输入信息提取、加/解密处理以及信息发送功能。按照所实现的功能和信号流向，可以把 FPGA芯片内部依次划分为LVDS信号接收模块、数据加/解密模块、LVDS信号发送模块三个 部分。其间关系是=LVDS信号接收模块通过差分导线对以及100 Ω匹配电阻与所述的DB62 输入端口连接，LVDS信号发送模块通过差分导线对与所述的DB62输出端口连接；LVDS信 号接收模块和LVDS信号发送模块是FPGA芯片内部集成的功能单元，主要完成TTL信号和 LVDS信号之间的转换。数据加/解密模块由FPGA内部的运算处理单元和寄存器组成，实 现数据的加/解密处理功能。数据加/解密模块对信息进行加/解密采用对称分组密码技 术，工作模式选择OFB模式，可以满足不同长度的数据格式，并且OFB工作模式下无错误扩 散现象，可以随时对明文进行处理，满目信息处理的实时性要求。对数据加/解密所采用的 分组密码算法可以是任意具有足够安全性能、算法结构简单并且无误码扩散现象的加/解 密方法，如AES、DES加密算法等。所述DB62输出端口是标准的62针接口插件，它包含16对LVDS输出数据信号、1 对LVDS输出同步信号和1对LVDS输出时钟信号，其余为接地隔离信号。它主要完成与通 信链路下一级的物理层接口功能。所述随机数生成芯片用于产生理想真随机数并输入到FPGA加/解密处理模块为 密码算法提供初始密钥。所述Flash存储器芯片主要用于保存上电配置程序，它是具有在系统编程功能并 且容量满足配置程序大小需求的非易失性存储器。所述配置和测试电路由标准JTAG配置接口、UART异步串行接口及扩展接口组 成。JTAG配置接口为标准14针插头，由电源、地、数据输入、数据输出、模式选择和时钟引脚 等信号组成，可以通过下载电缆直接和上位机连接实现配置程序的在线下载和调试，完成 FPGA芯片的JTAG配置方式。本专利技术最多可选择8种FPGA上电配置方式，各种配置方式可 以通过3个配置信号编程选择，JTAG配置在8种方式中具有最高级别，任何时刻可以屏蔽 其他配置方式实现系统在线编程功能。当JTAG配置方式被设置为无效时，系统离线时默认采取主串行配置方式。UART异步串行接口主要完成调试信息返回到上位机终端，它由电平 转换芯片和DB9接头构成，电平转换芯片可以是任意能够完成TTL电平和RS232电平转换 功能的器件，如MAX3232芯片。扩展接口主要是连接FPGA芯片GPIO引脚的普通排针，用于 调试阶段观测FPGA内部产生的信号，作为一种辅助调试手段。所述电源供给网络主要为本专利技术所包含的各部件提供电源支持，它由提供3. 3V、 2. 5V、1. 8V和1. OV等电压值的调整单元组成。各个调整单元电源芯片的选型应该满足本发 明高速数据加/解密模块的电流驱动和工作电压要求。其中，FPGA加/解密处理模块采用的FPGA芯片是Xilinx公司生产的Virtex系 列处理器芯片。其中，随机数生成芯片是三零嘉微电子生产的WNG7芯片。其中，Flash存储器芯片是Xilinx公司生产的XCF32P芯片。其中，电源供给网络中的调整单元电源芯片是TI公司的PTH08T220W、PTH08T240W 电源芯片本文档来自技高网...

【技术保护点】
一种通信链路中高速数据加／解密模块，其特征在于：它包括：ＤＢ６２输入端口、ＦＰＧＡ加／解密处理模块、ＤＢ６２输出端口、随机数生成芯片、Ｆｌａｓｈ存储器芯片、配置和测试电路及电源供给网络；它们之间的位置连接关系、信号走向是：ＤＢ６２输入端口与ＦＰＧＡ加／解密处理模块相连接，ＤＢ６２输出端口与ＦＰＧＡ加／解密处理模块相连接；ＤＢ６２输入端口接收上级链路到达的１６对ＬＶＤＳ差分信号提够给ＦＰＧＡ加／解密处理模块，ＦＰＧＡ加／解密处理模块提取数据信息并采用分组密码算法对数据进行加／解密，然后以ＬＶＤＳ差分信号形式输出被加／解密数据到ＤＢ６２输出端口，流入通信链路的下一处理单元；随机数生成芯片与ＦＰＧＡ加／解密处理模块相连接，随机数生成芯片产生的理想真随机序列输入到ＦＰＧＡ加／解密处理模块，用作分组加密算法的初始加密密钥；Ｆｌａｓｈ存储器芯片与ＦＰＧＡ加／解密处理模块相连接，整个加／解密模块上电启动阶段ＦＰＧＡ加／解密处理模块读取Ｆｌａｓｈ存储器芯片内部预存储的算法程序进行配置；配置和测试电路与ＦＰＧＡ加／解密处理模块相连接，提供ＪＴＡＧ在线调试、ＵＡＲＴ串行数据通信和扩展接口功能；电源供给网络与整个加／解密处理模块中各个模块相连，为各个部件提供电源支持；所述ＤＢ６２输入端口是标准的６２针接口插件，它包括１６对ＬＶＤＳ输入数据信号、１对ＬＶＤＳ输入同步信号和１对ＬＶＤＳ输入时钟信号，其余为接地隔离信号；它主要完成与通信链路上一级的物理层接口功能；所述ＦＰＧＡ加／解密处理模块是核心信息处理单元，它由单片ＦＰＧＡ芯片构成，完成输入信息提取、加／解密处理以及信息发送功能；按照所实现的功能和信号流向，该模块内部依次划分为ＬＶＤＳ信号接收模块、数据加／解密模块、ＬＶＤＳ信号发送模块三个部分；其间关系是：ＬＶＤＳ信号接收模块通过差分导线对以及１００Ω匹配电阻与所述的ＤＢ６２输入端口连接，ＬＶＤＳ信号发送模块通过差分导线对与所述的ＤＢ６２输出端口连接；ＬＶＤＳ信号接收模块和ＬＶＤＳ信号发送模块是ＦＰＧＡ芯片内部集成的功能单元，主要完成ＴＴＬ信号和ＬＶＤＳ信号之间的转换；数据加／解密模块由ＦＰＧＡ内部的运算处理单元和寄存器组成，实现数据的加／解密处理功能；该数据加／解密模块对信息进行加／解密采用对称分组密码技术，工作模式选择ＯＦＢ模式；所述ＤＢ６２输出端口是标准的６２针接口插件，它包含１６对ＬＶＤＳ输出数据信号、１对ＬＶＤＳ输出同步信号...

【技术特征摘要】
一种通信链路中高速数据加/解密模块，其特征在于它包括DB62输入端口、FPGA加/解密处理模块、DB62输出端口、随机数生成芯片、Flash存储器芯片、配置和测试电路及电源供给网络；它们之间的位置连接关系、信号走向是DB62输入端口与FPGA加/解密处理模块相连接，DB62输出端口与FPGA加/解密处理模块相连接；DB62输入端口接收上级链路到达的16对LVDS差分信号提够给FPGA加/解密处理模块，FPGA加/解密处理模块提取数据信息并采用分组密码算法对数据进行加/解密，然后以LVDS差分信号形式输出被加/解密数据到DB62输出端口，流入通信链路的下一处理单元；随机数生成芯片与FPGA加/解密处理模块相连接，随机数生成芯片产生的理想真随机序列输入到FPGA加/解密处理模块，用作分组加密算法的初始加密密钥；Flash存储器芯片与FPGA加/解密处理模块相连接，整个加/解密模块上电启动阶段FPGA加/解密处理模块读取Flash存储器芯片内部预存储的算法程序进行配置；配置和测试电路与FPGA加/解密处理模块相连接，提供JTAG在线调试、UART串行数据通信和扩展接口功能；电源供给网络与整个加/解密处理模块中各个模块相连，为各个部件提供电源支持；所述DB62输入端口是标准的62针接口插件，它包括16对LVDS输入数据信号、1对LVDS输入同步信号和1对LVDS输入时钟信号，其余为接地隔离信号；它主要完成与通信链路上一级的物理层接口功能；所述FPGA加/解密处理模块是核心信息处理单元，它由单片FPGA芯片构成，完成输入信息提取、加/解密处理以及信息发送功能；按照所实现的功能和信号流向，该模块内部依次划分为LVDS信号接收模块、数据加/解密模块、LVDS信号发送模块三个部分；其间关系是LVDS信号接收模块通过差分导线对以及100Ω匹配电阻与所述的DB62输入端口连接，LVDS信号发送模块通过差分导线对与所述的DB62输出端口连接；LVDS信号接收模块和LVDS信号发送模块是FPGA芯片内部集成的功能单元，主要完成TTL信号和LVDS信号之间的转换；数据加/解密模块由FPGA内部的运算处理单元和寄存器组成，实...

【专利技术属性】
技术研发人员：杨友福，刘建伟，毛剑，修春娣，尚涛，张其善，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：11[中国|北京]