【技术实现步骤摘要】
本专利技术属于集成电路设计，具体涉及一种抗单粒子效应的灵敏电压放大器。
技术介绍
1、单粒子效应是辐射环境中影响电路系统稳定性的重要因素之一，其中sram，寄存器，锁存结构等存储主体主要研究对象。近些年来，人们针对单粒子效应中的单粒子翻转效应(seu)，提出抗翻转的多节点冗余存储单元，也将这些存储单元应用于带有锁存结构的存储单元或者灵敏电压放大器中。例如在2019年b.wang等人在“novel radiation hardeningread/write circuits using feedback connections for spin–orbit torque magneticrandom access memory”一文中提出利用quatro类型的灵敏电压放大器来作为mram的放大结构。在数据放大完成之后的锁存阶段，该结构能够免疫锁存节点处产生的单粒子翻转效应，并从翻转过程中恢复原始存储状态。
2、然而该类型的加固结构存在临界电荷小的缺点。并且当单元高频操作时，外围译码电压受到单粒子瞬态效应影响时，会打开同一位线上的存储单元，对读出的微小信号产生干扰，导致单元读出错误数据。
3、本专利技术针对这些问题，提出了一种抗单粒子效应的灵敏电压放大器器，提高锁存单元抗翻转的能力，同时能够使存储单元读出时免疫相邻单元的干扰。
技术实现思路
1、本专利技术的目的在于提供一种抗单粒子效应的灵敏电压放大器。
2、本专利技术提供抗单粒子效应的灵敏电压放大器
3、4个锁存节点分别接预充电晶体管。
4、灵敏电压放大器所需的存储单元也有相应的两对输出。以输入电压中最大和最小的两个电压为基准输入，通过内部反馈作用，将基准电压差放大。
5、该灵敏电压放大器的锁存结构在放大完成后充当信息存储结构，在放大过程中，起电压恢复和放大作用。
6、具体地，本专利技术提供的抗单粒子效应的灵敏电压放大器，其电路结构参见图1所示。pmos管m1、m3、m5、m7为锁存结构的上拉管，nmos管m2、m4、m6、m8为锁存结构的下拉管。上拉管和下拉管组成4组分裂栅式反相器，m1、m3、m5、m7的源极接vdd,漏极分别接m2、m4、m6、m8的漏极，依次形成串联的中间节点d1、d2、d3、d4；中间存储节点d1、d2、d3、d4不同时控制一个反相器的上拉管和下拉管，而是控制前一个反相器的上拉管和后一个反相器的下拉管；这样形成dice类型的锁存结构。例如，中间节点d1控制上拉管m7和下拉管m4，d2控制上拉管m1和下拉管m6，d3控制上拉管m3和下拉管m8，d4控制上拉管m5和下拉管m2。中间存储节点d1、d2、d3、d4分别连接预充电pmos管m14-m17。pmos管m14-m17的栅极由预充电信号prec控制。输入nmos管m9、m10、m11、m12的栅极分别连接bl1、blb1、bl2、blb2，其中bl1、blb1、bl2、blb2为单元的4个位线，bl1/blb2为一对位线，bl2/blb2为一对位线。输入nmos管m9-m12的源极连接下拉放大使能管m13，m13是nmos，由saen控制；输入nmos管m9-m12的漏极分别接m2、m4、m6、m8的源极。
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1.抗单粒子效应的灵敏电压放大器，其特征在于，包括：一个4节点的放大锁存结构，4电压输入的下拉网络；放大锁存结构采用DICE的互联方式；锁存结构的下拉管的源端接输入管的漏极；输入管的源端都连接到下拉使能控制管；4电压输入的下拉网络由4个电压输入管的源极串联一个大的下拉管组成；
2.根据权利要求1所述的抗单粒子效应的灵敏电压放大器，其特征在于，设四个PMOS管M1、M3、M5、M7为锁存结构的上拉管，四个NMOS管M2、M4、M6、M8为锁存结构的下拉管；上拉管和下拉管组成4组分裂栅式反相器，中间存储节点D1、D2、D3、D4不同时控制一个反相器的上拉管和下拉管，而是控制前一个反相器的上拉管和后一个反相器的下拉管；这样形成DICE类型的锁存结构；其中，中间存储节点D1控制上拉管M7和下拉管M4，中间存储节点D2控制上拉管M1和下拉管M6，中间存储节点D2控制上拉管M1和下拉管M6，中间存储节点D3控制上拉管M3和下拉管M8，中间存储节点D4控制上拉管M5和下拉管M2；中间存储节点D1、D2、D3、D4分别连接四个预充电PMOS管M14-M17；PMOS管M14-M17的
...【技术特征摘要】
1.抗单粒子效应的灵敏电压放大器，其特征在于，包括：一个4节点的放大锁存结构，4电压输入的下拉网络；放大锁存结构采用dice的互联方式；锁存结构的下拉管的源端接输入管的漏极；输入管的源端都连接到下拉使能控制管；4电压输入的下拉网络由4个电压输入管的源极串联一个大的下拉管组成；
2.根据权利要求1所述的抗单粒子效应的灵敏电压放大器，其特征在于，设四个pmos管m1、m3、m5、m7为锁存结构的上拉管，四个nmos管m2、m4、m6、m8为锁存结构的下拉管；上拉管和下拉管组成4组分裂栅式反相器，中间存储节点d1、d2、d3、d4不同时控制一个反相器的上拉管和下拉管，而是控制前一个反相器的上拉管和后一个反相器的下拉管；这样形成dice类型的锁存结构；其中，中间存储节点d1控制上拉管m7和下拉管m4，中间存储节点d2控制上拉管m1和...
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