一种ＣＭＯＳ超宽带二分频器结构制造技术

本发明专利技术属于时钟分频技术领域，具体为一种基于标准ＣＭＯＳ工艺的，适用于超宽带的二分频器结构。这种二分频器由两个主从结构差分模拟Ｄ锁存器构成。其中，每个Ｄ锁存器分别由一对差分ＮＭＯＳ管作为放大部分、一对交叉耦合的正反馈ＮＭＯＳ管作为锁存部分、一对ＰＭＯＳ管作为负载，一对时钟控制ＮＭＯＳ管分别作为放大部分和锁存部分的动态偏置。ＰＭＯＳ管偏置电压大小随频率而变化，一个频率到电压的转换电路给ＰＭＯＳ管负载提供偏置。本发明专利技术可有效增加分频器的工作频率范围，其上下限频率比可达２５０左右。本发明专利技术电路同时具备低功耗、低噪声、高速等特点。

【技术实现步骤摘要】

本专利技术属于时钟分频
，具体涉及一种基于标准CMOS工艺的适用于超宽 带的二分频器结构。
技术介绍
随着宽带无线通信技术的发展，高性能时钟电路越来越成为这一技术深入发展的 瓶颈。高频分频器作为高频频率综合器的关键模块之一，主要功能就是将系统最高时钟二 分频，并且根据需要输出正交I、Q信号。此外，它可以将高速非50%占空比信号二分频为 50%占空比信号。它不仅决定了系统的最高工作频率，而且其性能将直接影响锁相环电路的 相位噪声以及功耗等等。目前，主流的分频器包括以下三种类型1)电流模式锁存器型(CML)(或称之为源 极耦合逻辑(SCL)) ；2)注入锁定型；3)再生型。相较于其他两种结构，CML结构具有相对 较宽的工作频带，不仅如此，它对带内噪声具有很好的抑制作用。因此CML结构应用最为广 泛。传统CML结构的负载主要是由两种构成1)固定负载(电阻、处在线性工作的MOS 管)；2)动态负载。正是由于这种负载的使用使得CML的频带工作带宽相对不够宽，以及功 耗高等缺点。
技术实现思路
本专利技术的目的在于提供一种基于CMOS工艺的，适用于超宽带的二分频器。本专利技术提出的适用于超宽带的二分频器，其电路结构包括两个主从结构差分模 拟D锁存器，两个D锁存器接成负反馈形式，如图2所示。其输入为差分信号，见图中 ('K和,可以为正弦波信号，也可以为方波信号。本专利技术中，两个D锁存器均由8个MOS管Ml—M8组成，其中，第七、第八MOS管 M7、M8构成放大管，工作在时钟的跟随相，即信号CK的正半周期，其栅极接输入信号；第五、 第六MOS管M5、M6构成锁存管，工作在时钟的锁存相，即信号CK的负半周期；第一、第二MOS 管Ml、M2构成一对随频率变化的动态负载，与放大管一起构成一种共源差分放大电路，提 供一定增益；第三MOS管M3构成逻辑部分的动态偏置，工作在时钟的跟随相；第四MOS管 M4构成锁存部分的动态偏置，工作在时钟的锁存相。第四MOS管M4减小了输出节点的动态 范围，有利于降低功耗。本专利技术中，还提供一个频率到电压的转换电路。工作时，频率到电压的转换电路会根据 输入信号的频率输出一电压给第一、第二 M1、M2管提供偏置，输出电压的大小随频率变化。所述频率到电压的转换电路由电阻R1、电容Cl，二极管D1、电阻R2和电容C2，电 容C3、电阻R3组成；其中，电阻Rl与电容Cl构成低通滤波器，输出电压的幅度与输入信号 的频率有关；二极管D1、电阻R2和电容C2完成交流-直流转换功能；电容C3为隔直流电 容，电阻R3为隔交流信号电阻，提供直流电压。本专利技术在高频时通过降低负载从而降低输出节点的RC常数，提高电路的最高工 作频率；在低频时通过增大负载从而增大输出节点的RC常数，降低电路最低工作频率。通 过此项技术有效增加了分频器的工作频率范围，其上下限频率比可达250左右。本专利技术电 路同时具备低功耗、低噪声、高速等性能。本专利技术具有以下有益效果1、可以有效拓宽二分频器的工作频率范围；2、可以使二分频器工作在百兆赫兹到几十吉赫兹频段；3、可以在功耗、噪声、宽带、速度等性能之间得到很好的折中；4、可以为宽带无线通信系统，特别是超宽带系统的设计带来方便。附图说明图1为CML结构的二分频器框图。图2为CML结构的二分频器时序图。图3为本专利技术的二分频器的具体电路图。图4为本专利技术的二分频器跟随相的电路图。图5为本专利技术的二分频器锁存相的电路图。图6为本专利技术的二分频器频率到电压转换的电路图。具体实施例方式下面结合附图对本专利技术进一步详细说明。图1为CML结构二分频器的结构框图。该结构包含两个主从结构差分D锁存器， 这两个锁存器接成负反馈形式，输入时钟为差分信号(和 W,可以是正弦信号，也可以 是方波信号。输出两对正交差分信号Ο 和 JJ,o(|和胃。在时钟的正半周期，主锁存器 工作在跟随状态，其输出()/、 JJ跟随输入胃、OQ ；从锁存器工作在锁存状态，其输出保持 不变，为前一个时钟相位的输出OQ、·。在时钟的负半周期，主锁存器工作在锁存状态， 其输出保持不变，为前一个时钟相位的输出O/、 7 ；从锁存器工作在跟随状态，其输出OQ图2为图1的时序图，输出信号0/、 Τ和OQ、D J相互正交，且其频率均为输入信 号d、rw的一半。图3为本专利技术提供的新型二分频器的具体电路图。MOS管M7、M8构成逻辑部分， 工作在时钟的跟随相，即CK信号的正半周期，其栅极接输入信号；MOS管M5、M6构成锁存部 分，工作在时钟的锁存相，即CK信号的负半周期；MOS管M1、M2构成一对随频率变化的动态 负载，与逻辑部分一起构成一种共源差分放大电路，提供一定增益；MOS管M3构成逻辑部分 的动态偏置，工作在时钟的跟随相；MOS管M4构成锁存部分的动态偏置，工作在时钟的锁存 相。MOS管M4减小了输出节点的动态范围，有利于降低功耗，提高工作频率。图4为本专利技术提供的新型二分频器跟随相的电路图。此时MOS管M7或M8工作，MOS管 Ml、M2工作，其余管子均不工作。此电路构成放大器，使输出跟随输入。图5为本专利技术提供的新型二分频器锁存相的电路图。此时MOS管M5或M6工作，4MOS管Ml、M2工作，其余管子均不工作。此电路构成正反馈结构，锁存输出信号，使其保持 不变。MOS管M4用于调节输出节点摆幅，节省功耗，提高工作频率。 图6为本专利技术提供的新型二分频器频率到电压转换的电路图。电阻Rl与电容Cl 构成低通滤波器，输出电压的幅度与输入信号的频率有关；二极管D1、电阻R2和电容C2完 成交流_直流转换功能；电容C3为隔直流电容，电阻R3为隔交流信号电阻，提供直流电压。本文档来自技高网...

【技术保护点】
一种ＣＭＯＳ超宽带二分频器结构，其特征在于，该结构包括两个主从结构差分模拟Ｄ锁存器，两个Ｄ锁存器接成负反馈形式；其输入为差分信号：ＣＫ和＊，为正弦波信号，或者以为方波信号。

【技术特征摘要】
一种CMOS超宽带二分频器结构，其特征在于，该结构包括两个主从结构差分模拟D锁存器，两个D锁存器接成负反馈形式；其输入为差分信号 和，为正弦波信号，或者以为方波信号。2010102818789100001dest_path_image002.jpg,2010102818789100001dest_path_image004.jpg2.根据权利要求1所述的CMOS超宽带二分频器结构，其特征在于所述D锁存器由由8 个MOS管(Ml—M8)组成；其中，第七、第八MOS管(M7、M8)构成放大管，工作在时钟的跟随 相，即信号CK的正半周期，其栅极接输入信号；第五、第六MOS管(M5、M6)构成锁存管，工作 在时钟的锁存相，即信号CK的负半周期；第一、第二 MOS管(M1、M2)构成一对随频率变化的 动态负载，与放大管一起...

【专利技术属性】
技术研发人员：梅年松，洪志良，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]