【技术实现步骤摘要】
本专利技术属于雷达，具体涉及一种消除dds相位抖动的方法及系统，应用在雷达系统中。
技术介绍
1、直接数字频率合成器(dds，direct digital frequency synthesis)是一种全数字结构的频率合成技术，具有极高的频率分辨率、相位分辨率和频率切换速度、可以灵活产生多种复杂波形信号等优势，从而广泛应用于雷达系统中。
2、在雷达系统中，dds产生波形信号时通常是以信号处理机(以下简称“信处”)发送的prf(脉冲重复频率，pulse repeat frequency)作为基准，要求dds输出信号的起始时刻相对于prf的上升沿具有固定的时延，进而保证相对prf上升沿具有固定的初始相位。根据dds的工作原理，dds是通过内部运行时钟sync_clk对io_update引脚上的控制信号进行采样，当检测到io_update信号的上升沿后，使dds内部寄存器生效，开始输出信号。由于sync_clk是通过对输入的参考时钟sysclk进行分频产生的，会存在多种相位状态。以dds芯片ad9957为例，其内部运行时钟sync_clk是输入参考sysclk的四分频，即存在4种相位状态。如图1所示，当sync_clk处于某种相位状态时，io_update信号有可能不满足其建立、保持时间要求，即会出现采样亚稳态，导致dds输出信号的初始相位出现抖动。随着dds系统时钟频率越来越高，sync_clk往往是sysclk的16分频，甚至24分频。因此，dds出现相位抖动的概率也进一步加大。
技术实现思
1、本专利技术所要解决的技术问题是：
2、现有的方案都是通过实时检测的手段来判断dds的输出是否存在相位抖动，如果相位抖动，再通过调整prf的时延来避免采样亚稳态。这种方法不能从根本上避免相位抖动的发生，而且只有等相位抖动出现了才可以作为一种补救手段。而对于雷达系统来说，即使出现一次相位抖动也是不允许的。
3、为了从根本上解决dds相位抖动的问题，本专利技术提供一种消除dds相位抖动的方法及系统。
4、为了解决上述技术问题，本专利技术采用的技术方案为：
5、一种消除dds相位抖动的方法，其特征在于，包括
6、频率综合器内部的fpga采用晶振产生的基准时钟作为参考；
7、每次上电后，fpga将基准时钟发送给dds的syncin引脚作为同步信号，dds内部使用sysclk对syncin进行采样，当检测到syncin的上升沿，便对其内部分频器进行复位。
8、一种消除dds相位抖动的系统，其特征在于，包括：和信号处理机，所述频率综合器包括晶振、功分器、fpga、倍频器、dds；
9、晶振产生整个系统的基准时钟，然后经过功分器功分输出给信处；
10、信号处理机使用该时钟产生各种时序控制信号，包括送给频率综合器的prf；
11、在频率综合器内部，会通过基准时钟产生各种时钟频率，包括倍频器产生dds芯片的系统时钟sysclk；同时，基准时钟输入给fpga作为其参考时钟；
12、每次上电后，fpga会将基准时钟作为同步信号输出给dds的syncin引脚，dds内部通过sysclk对syncin信号进行采样，当检测到syncin的上升沿便对内部分频器进行复位，重新产生sync_clk信号；
13、fpga根据prf产生dds的io_update信号，io_update在dds内部被sync_clk进行采样，当检测到上升沿后开始输出波形。
14、本专利技术的有益效果在于：
15、本专利技术提供的一种消除dds相位抖动的方法及系统，通过优化频率综合器的时钟分配关系和使用dds的同步功能来解决分频多相导致的相位抖动。首先，频率综合器内部的fpga采用晶振产生的基准时钟作为参考，而不再是dds的sync_clk。然后每次上电后，fpga将基准时钟发送给dds的syncin引脚作为同步信号，dds内部使用sysclk对syncin进行采样，当检测到syncin的上升沿，便对其内部分频器进行复位。
16、本专利技术采用的方法可以避免dds内部分频导致的多相问题，可以从根本上解决解决dds相位抖动的问题。本专利技术系统解决了dds出现分频多相的问题，进而保证dds输出信号相对于prf上升沿具有固定的初始相位。
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1.一种消除DDS相位抖动的方法，其特征在于，包括
2.一种消除DDS相位抖动的系统，其特征在于，包括：和信号处理机，所述频率综合器包括晶振、功分器、FPGA、倍频器、DDS；
【技术特征摘要】
1.一种消除dds相位抖动的方法，其特征在于，包括
2.一种消除dds相位抖动的系...
【专利技术属性】
技术研发人员：王瑞斌，李宏，刘洪升，席安安，于萌，朱康生，芦嘉，
申请(专利权)人：西安电子工程研究所，
类型：发明
国别省市：
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