【技术实现步骤摘要】
本申请涉及计算机，尤其涉及一种共享静态随机存取存储器的方法及中央处理器。
技术介绍
1、高速缓冲存储器cache是位于中央处理器cpu与内存之间的临时存储器，其容量比内存小，但速度却可以接近cpu的频率。
2、当cpu发出内存访问请求时，会先查看cache内是否存在对应的请求数据，如果存在（即命中），则可以不再需要访问内存而直接从cache中返回该请求数据；如果不存在（即不命中），则需要先把内存中对应的请求数据载入cache中，再将其返回cpu。
3、可见cache的容量对cpu的处理速度起到了非常重要的作用，cache的容量越大，cpu的命中率就会越高。但cache的成本较高，且容量越大的cache功耗也越大。基于此，如何在压缩成本和控制功耗的前提下，提高cpu的处理性能，有待解决。
技术实现思路
1、本申请提供一种共享静态随机存取存储器的方法及中央处理器，能够在压缩成本和控制功耗的情况下，提高cache的容量，从而提高cpu的处理性能。
2、第一方面，本申请实施例提供一种中央处理器，包括至少一个内核；所述内核包括第一级高速缓冲存储器l1 cache的控制电路和共享静态随机存取存储器sram；寄存器堆register file和所述l1 cache共享所述共享sram；
3、所述内核，用于确定所述共享sram的使用者，并向所述l1 cache的控制电路发送转换指令；所述转换指令用于指示所述共享sram的使用者；
4、所述
5、一种可能的实现方法中，所述转换指令用于指示所述共享sram的使用者为所述l1cache；所述l1 cache的控制电路，用于根据所述预设内存地址，将所述共享sram中存储的第一存储数据转换为所述l1 cache的存储格式的第二存储数据；所述l1 cache的存储格式包括存储数据及存储数据对应的内存地址。
6、一种可能的实现方法中，所述l1 cache的控制电路，还用于将所述第二存储数据写回所述l1 cache中，或写回至第n级高速缓冲存储器ln cache或内存中；其中n为大于等于2的正整数。
7、一种可能的实现方法中，所述转换指令用于指示所述共享sram的使用者为所述register file；所述l1 cache的控制电路，用于根据所述预设内存地址，从各级cache或内存中获取第三存储数据，将所述第三存储数据转换为所述register file的存储格式的第四存储数据；所述l1 cache的控制电路，还用于将所述第四存储数据写入所述共享sram中。
8、一种可能的实现方法中，所述l1 cache的控制电路，还用于在所述第四存储数据写入所述共享sram中之前，对所述共享sram中具有脏标记的存储数据执行写回操作。
9、一种可能的实现方法中，所述内核还包括静态随机存取存储器sram；所述sram划分为所述register file专用区域，所述l1 cache专用区域和至少一个所述共享sram。
10、一种可能的实现方法中，所述内核还用于，在所述内核所需使用的寄存器的数量发生变化时，确定所述共享sram的使用者。
11、一种可能的实现方法中，所述内核还用于，在压缩指令集扩展的启停和/或影子寄存器的启停时，确定所述内核所需使用的寄存器的数量发生变化。
12、上述方案，一方面，寄存器堆register file和l1 cache共享所述共享sram，可以节省sram的面积，降低了die的面积，提高了die的良率，降低了成本也降低了功耗。另一方面，对于本身并没有设计cache的低功耗cpu（如mcu）而言，可以获得一些 cache，实现从无到有的质变，带来性能上的跃升，同时不需要增大 die 面积。又一方面，对于本身就有cache的 cpu 而言，可以适当的增大cache的容量，节省了 die 面积。再一方面，预先在内存中划分出的专用存储区域并设置对应的内存地址，能够实现快速有效地对共享sram的存储数据进行格式转换，得到符合使用者存储格式的存储数据，进而能够保证准确有效地对共享sram的存储数据进行处理。
13、第二方面，本申请实施例提供一种共享静态随机存取存储器的方法，该方法可以由共享静态随机存取存储器的装置执行，该共享静态随机存取存储器的装置可以是一个中央处理器或中央处理器的模块，本申请对该方法的执行主体不做限定。该方法包括：l1cache的控制电路，接收内核发送的转换指令；所述转换指令用于指示共享sram的使用者；寄存器堆register file和所述l1 cache共享所述共享sram；所述l1 cache的控制电路，根据所述转换指令和预设内存地址，对所述共享sram的存储数据进行格式转换，得到符合所述使用者存储格式的存储数据；其中，所述预设内存地址为预先在内存中划分出的专用存储区域对应的内存地址；所述专用存储区域的大小等于所述共享sram的大小；对所述符合所述使用者存储格式的存储数据进行处理。
14、上述方案，寄存器堆register file和所述l1 cache共享所述共享sram，对于本身并没有设计cache的低功耗cpu（如mcu）而言，可以获得一些 cache，实现从无到有的质变，带来性能上的跃升；对于本身就有 cache的 cpu 而言，可以适当的增大cache的容量，提高cpu的处理性能。预先在内存中划分出的专用存储区域并设置对应的内存地址，能够实现快速有效地对共享sram的存储数据进行格式转换，得到符合使用者存储格式的存储数据，进而能够保证准确有效地对共享sram的存储数据进行处理。
15、一种可能的实现方法中，所述l1 cache的控制电路接收所述内核发送的第一转换指令；所述第一转换指令，用于指示所述共享sram的使用者为所述l1 cache；所述l1 cache的控制电路，获取所述共享sram中存储的第一存储数据，并根据预设内存地址，将所述共享sram中存储的第一存储数据转换为所述l1 cache的存储格式的第二存储数据；所述l1cache的存储格式包括存储数据及存储数据对应的内存地址； 所述l1 cache的控制电路，将所述第二存储数据写回所述l1 cache中，或写回至第n级高速缓冲存储器ln cache或内存中；其中n为大于等于2的正整数。
16、上述方案，当所述共享sram的使用者为所述l1 cache时，将所述共享sram中的第一存储数据提取并保存下来，当所述共享sram的控制权再次发生改变时，能够准确有效地将第一存储数据恢复，进而保证cpu有效执行。
17、一种可能的实现方法中，所述l1本文档来自技高网...
【技术保护点】
1.一种中央处理器，其特征在于，包括至少一个内核；所述内核包括第一级高速缓冲存储器L1 Cache的控制电路和共享静态随机存取存储器SRAM即共享SRAM；其中，寄存器堆Register File和所述L1 Cache共享所述共享SRAM；
2.如权利要求1所述的中央处理器，其特征在于，所述转换指令用于指示所述共享SRAM的使用者为所述L1 Cache；
3.如权利要求2所述的中央处理器，其特征在于，
4.如权利要求1所述的中央处理器，其特征在于，所述转换指令用于指示所述共享SRAM的使用者为所述Register File；
5.如权利要求4所述的中央处理器，其特征在于，
6.如权利要求1至5中任一项所述的中央处理器，其特征在于，所述内核还包括静态随机存取存储器SRAM；所述SRAM划分为Register File专用区域，L1 Cache专用区域和至少一个共享SRAM。
7.如权利要求6所述的中央处理器，其特征在于，所述内核还用于，在所述内核所需使用的寄存器的数量发生变化时，确定所述共享SRAM的使用者。<...
【技术特征摘要】
1.一种中央处理器，其特征在于，包括至少一个内核；所述内核包括第一级高速缓冲存储器l1 cache的控制电路和共享静态随机存取存储器sram即共享sram；其中，寄存器堆register file和所述l1 cache共享所述共享sram；
2.如权利要求1所述的中央处理器，其特征在于，所述转换指令用于指示所述共享sram的使用者为所述l1 cache；
3.如权利要求2所述的中央处理器，其特征在于，
4.如权利要求1所述的中央处理器，其特征在于，所述转换指令用于指示所述共享sram的使用者为所述register file；
5.如权利要求4所述的中央处理器，其特征在于，
6.如权利要求1至5中任一项所述的中央处理器，其特征在于，所述内核还包...
【专利技术属性】
技术研发人员：张荣，王蕾，
申请(专利权)人：上海芯联芯智能科技有限公司，
类型：发明
国别省市：
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