【技术实现步骤摘要】
本专利技术属于集成电路设计，具体涉及一种抗单粒子翻转的sram存储单元。
技术介绍
1、从上个世纪70年代提出抗辐射加固电路设计以来，科学家陆续提出多种加固存储单元。1996年t.calin等人在“upset hardened memory design for submicron cmos”一文中提出典型的dice-12t存储单元。但随着工艺节点缩小，加固单元也面临的临界电荷不够，抗翻转能力下降的问题。因此，近些年来人们又提出多种4节点，6节点甚至更多节点的存储单元结构，例如2021年s.pal等人在“soft-error-aware read decoupled sram withmulti-node recovery for aerospace applications”一文中提出sarp-14t单元，m.p.kumar在“a 1.2v,radiation hardened 14t sram memory cell for aerospaceapplications”一文中提出rhs-14t单元。
2、然而现有的加固存...
【技术保护点】
1.一种低功耗抗单粒子翻转的SRAM存储单元，其特征在于，电路结构包含低电压摆幅的下拉网络、耦合上拉网络和半摆幅电压控制；SRAM存储单元具体分为双耦合存储单元和4耦合存储单元两种类型；
2.根据权利要求1所述的低功耗抗单粒子翻转的SRAM存储单元，其特征在于，根据不同的存储单元的上拉网络，引入额外的读写控制信号选择不同的读写节点，通过写WL控制的选通管来增强单元的读写性能，使得单元可以在读写阶段共用一对位线。
3.根据权利要求1所述的低功耗抗单粒子翻转的SRAM存储单元，其特征在于，所述双耦合单元，包含低电压摆幅的下拉网络和上拉网络；下拉网络...
【技术特征摘要】
1.一种低功耗抗单粒子翻转的sram存储单元，其特征在于，电路结构包含低电压摆幅的下拉网络、耦合上拉网络和半摆幅电压控制；sram存储单元具体分为双耦合存储单元和4耦合存储单元两种类型；
2.根据权利要求1所述的低功耗抗单粒子翻转的sram存储单元，其特征在于，根据不同的存储单元的上拉网络，引入额外的读写控制信号选择不同的读写节点，通过写wl控制的选通管来增强单元的读写性能，使得单元可以在读写阶段共用一对位线。
3.根据权利要求1所述的低功耗抗单粒子翻转的sram存储单元，其特征在于，所述双耦合单元，包含低电压摆幅的下拉网络和上拉网络；下拉网络包含下堆叠管、上堆叠管、写选通管；其具体结构如下：n型mos管m3和m4为下堆叠管，漏极交叉控制对方栅极，源极接地；n型mos管m1和m2为上堆叠管，漏极分别与m3和m4的源极串联；m1与m3的中间串联节点为q1，m2与m4的中间串联节点为q2；m1和m2的栅极由电压信号vddl控制；m1和m2的漏极分别连接上拉管网络，连接点为q3和q4；n型mos管m5和m6为写选通管，其栅极由字线wl控制，写选通管m5和m6分别连接节点q3和q4与bl和blb。
4.根据权利要求1所述的低功耗抗单粒子翻转的sram存储单元，其特征在于，所述双耦合存储单元为8t结构，其中，n型mos管m3和m4为下堆叠管，漏极交叉控制对方栅极，源极接地；n型mos管m1和m2为上堆叠管，漏极分别与m3和m4的源极串联；m1与m3的中间串联节点为q1，m2与m4的中间串联节点为q2；m1和m2的栅极由电压信号vddl控制；m1和m2的漏极分别连接上拉管网络，连接点为q3和q4；n型mos管m5和m6为写选通管，其栅极由字线wl控制，写选通管m5和m6连接节点q3和q4与bl和blb；p型晶体管m7和m8的漏极交叉控制对方的栅极。
5.根据权利要求4所述的低功耗抗单粒子翻转的sram存储单元，其特征在于，在操作过程中降低bl和blb的最大摆幅电压与保持电压vddl保持一致；在保存阶段，所有选通管关闭，bl和blb的电压与vddl一致，vddl设置在50％-100％vdd之间；在写阶段，bl和blb接受数据信息，最大电压摆幅与保持电压一致,wl打开选通管，数据写入存储节点；读出阶段，bl/blb被预充到vddl，然后wl打开选通管，通过存储节点q3和q4读出数据，当bl和blb的电压差达到可分辨的阈值时，wl关闭选通管。
6.根据权利要求1所述的低功耗抗单粒子翻转的sram存储单元，其特征在于，所述4耦合单元，包括4个上拉网络，两个下拉网络，一个低电压摆幅耦合网络；两个上拉网络的源极由写控制信号wwlb控制，漏极与...
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