一种半导体器件及其制作方法技术

技术编号:40929009 阅读:19 留言:0更新日期:2024-04-18 14:50
本发明专利技术公开了一种半导体器件及其制作方法,属于半导体技术领域。所述制作方法包括:提供一衬底,包括第一区域和第二区域;在衬底上形成多个伪栅极,伪栅极上设置硬掩膜层;在第二区域上形成应力区后,第二区域上的硬掩膜层的厚度小于第一区域上的硬掩膜层的厚度;在衬底、硬掩膜层和伪栅极的侧壁上形成第一停止层和第一介电层;减薄并刻蚀第一介电层后,第一介电层的表面低于或平齐于伪栅极的表面;在第一介电层和第一停止层上形成第二停止层和第二介电层;以衬底上的第二停止层为停止层,进行研磨,直至伪栅极与两侧的第二停止层齐平;去除伪栅极,形成金属栅极。通过本发明专利技术提供的半导体器件及其制作方法,能够提高半导体器件的性能。

【技术实现步骤摘要】

本专利技术属于半导体,特别涉及一种半导体器件及其制作方法


技术介绍

1、随着工艺节点的不断缩小,栅极结构需要采用高介电常数金属栅极。由于金属栅极不耐高温,现有技术通常采用后栅极工艺形成金属栅极。在后栅极工艺中,需要先在栅极区域形成伪栅极,在高温退火之后将伪栅极中的栅极材料除去,再向其中填入金属,形成金属栅极。但在伪栅极去除的过程中,不同区域的伪栅极高度不同,进而影响后续金属栅极的形成。此外,在去除伪栅极的过程中,容易在栅极区域之间的介电层上形成较大的凹陷,在后续制程中引起金属残留,影响器件的电学性能。


技术实现思路

1、本专利技术的目的在于提供一种半导体器件及其制作方法,通过本专利技术提供的半导体器件及其制作方法,消除不同区域上栅极的高度差,减小介电层区域的凹陷,提高半导体器件的电学性能。

2、为解决上述技术问题,本专利技术提供一种半导体器件的制作方法,至少包括以下步骤:

3、提供一衬底,包括第一区域和第二区域;

4、在所述衬底上形成多个伪栅极,且所述伪栅极上设置有硬掩膜本文档来自技高网...

【技术保护点】

1.一种半导体器件的制作方法,其特征在于,至少包括以下步骤:

2.根据权利要求1所述的半导体器件的制作方法,其特征在于,所述制作方法还包括:在形成第二介电层后,进行第一研磨工艺,采用终点检测的研磨模式,以所述伪栅极上的所述第二停止层为研磨停止层,研磨去除所述第二介电层。

3.根据权利要求2所述的半导体器件的制作方法,其特征在于,所述制作方法还包括:在所述第一研磨工艺后,采用限定研磨时间的研磨模式进行第二研磨工艺,研磨去除所述第二介电层、所述伪栅极上的所述第二停止层、所述第一停止层和部分硬掩膜层,直至所述第一区域和所述第二区域上的所述硬掩膜层的表面齐平,且研磨至所述...

【技术特征摘要】

1.一种半导体器件的制作方法,其特征在于,至少包括以下步骤:

2.根据权利要求1所述的半导体器件的制作方法,其特征在于,所述制作方法还包括:在形成第二介电层后,进行第一研磨工艺,采用终点检测的研磨模式,以所述伪栅极上的所述第二停止层为研磨停止层,研磨去除所述第二介电层。

3.根据权利要求2所述的半导体器件的制作方法,其特征在于,所述制作方法还包括:在所述第一研磨工艺后,采用限定研磨时间的研磨模式进行第二研磨工艺,研磨去除所述第二介电层、所述伪栅极上的所述第二停止层、所述第一停止层和部分硬掩膜层,直至所述第一区域和所述第二区域上的所述硬掩膜层的表面齐平,且研磨至所述硬掩膜层的厚度为0å~50å。

4.根据权利要求3所述的半导体器件的制作方法,其特征在于,所述制作方法还包括:在所述第二研磨工艺后,进行第三研磨工艺,采用终点检测的研磨模式,以所述第一介电层上的所述第二停止层为检测终点,研磨至所述伪栅极与所述第二停止层平齐,且多个所述伪栅极的高度一致。

5.根据权利要求1所述的半导体器件的制作方法,其特征在于,所述...

【专利技术属性】
技术研发人员:朱会超李韦坤蔡富吉王文轩
申请(专利权)人:合肥晶合集成电路股份有限公司
类型:发明
国别省市:

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