本发明专利技术的实施例在总体上涉及用于极性驱动的片内终结的系统、方法和设备。在一些实施例中，集成电路包括用于接收命令的输入／输出（Ｉ／Ｏ）电路以及用于接收一个或多个ＯＤＴ信号的片内终结（ＯＤＴ）管脚。该集成电路还可以包括耦合到ＯＤＴ管脚的控制逻辑，所述控制逻辑用于至少部分实现在ＯＤＴ管脚上复用ＯＤＴ激活信号和ＯＤＴ值选择信号，该控制逻辑还用于至少部分基于所述命令控制终结长度。描述并要求了其他实施例。
【技术实现步骤摘要】
本专利技术的实施例在总体上涉及集成电路领域，更具体而言，涉及用于时间复用片 内终结(on-die termination)的系统、方法和设备。
技术介绍
诸如存储器件的集成电路的工作频率不断在提高。为了利用这些高频率，将计算 系统设计成以类似的频率沿着其总线以及在系统部件之间传输信号。在系统部件之间(例如在集成电路之间)以高频发送和接收数据时可能会遇到一 些困难。总线的行为类似于传输线，阻抗失配会导致信号反射和干涉效应。可以利用终结 电阻以通过匹配阻抗来使信号反射最小化，从而在互连上保持信号质量。诸如双倍数据速率(DDR)动态随机存取存储器件(DRAM)的常规存储系统通常具 有多点总线架构，用位于母板上的电阻器终结该总线架构。在其他常规的存储系统中，终结 电阻位于集成电路上。“片内终结(ODT) —词是指位于集成电路上的终结电阻。在常规系统中，在初始化 计算系统的时候设置ODT的值。在初始化之后，可以用初始化期间设置的值激活ODT或使其无效。附图说明在附图中以举例的方式而非限制的方式示出了本专利技术的实施例，在附图中相同的 附图标记表示相同的元件。图1为示出根据本专利技术实施例实施的计算系统的选定方面的高级方框图；图2为示出根据本专利技术实施例实施的计算系统的选定方面的方框图；图3为示出根据本专利技术实施例的片内终结(ODT)激活和ODT值选择的选定方面的 时序图；图4A为示出根据本专利技术实施例的ODT控制逻辑的选定方面的图表；图4B为示出根据本专利技术实施例的ODT控制逻辑的可选实例的选定方面的图表；图5为示出根据本专利技术实施例的均衡存储系统内的终结的选定方面的方框图；图6为示出用于从根据本专利技术实施例实施的具有ODT的存储器件中进行读取的方 法的选定方面的流程图；图7为示出用于对根据本专利技术实施例实施的具有ODT的存储器件进行写入的方法 的选定方面的流程图；图8A和8B为示出计算系统的选定方面的方框图。具体实施例方式本专利技术的实施例在总体上涉及用于极性驱动的片内终结的系统、方法和设备。在 实施例中，集成电路在第一个时钟期间在其ODT管脚处接收片内终结(ODT)激活信号。集成 电路还在第二个时钟期间在其ODT管脚处接收ODT值选择信号。在一些实施例中，集成电 路在内部控制终结的长度。例如，在一些实施例中，集成电路在内部确定何时使ODT无效。图1为示出根据本专利技术实施例实施的计算系统的选定方面的高级方框图。计算系 统100包括控制器102和两个存储器通道104。控制器102可以是适于至少部分地控制处 理器(未示出)和一个或多个集成电路(例如存储器件)之间的信息传输的任何类型的控 制器。在一些实施例中，控制器102为存储器控制器。控制器102包括片内终结(ODT)控 制逻辑106。如下文进一步所述，在实施例中，ODT控制逻辑106为系统100中的一个或多 个集成电路确定适当的ODT值。存储器通道104包括存储器模块110，每个存储器模块例如具有两列存储器件(例 如，每边一个)。存储器模块110可以基于沿一个边的两侧都具有手指的印刷电路板，以产 生可以插入到另一电路板上的连接器中的双列直插存储模块(DIMM)，所述另一电路板承载 系统的其他部件。模块110中为存储器件112。存储器件可以是商用型动态随机存取存储 器(DRAM)，例如双倍数据速率(DDR) DRAM。在实施例中，每个模块110包括两列(例如模块 的每侧上有一列)。寄存器114可以为相应的列接收和存储信息。在实施例中，控制器102经由互连116与模块110耦合。互连116可以包括任意 数量的数据线、地址线、芯片选择线和/或其他线。此外，存储器控制器102经由片内终结 (ODT)线120与每一列耦合。在实施例中，ODT线120为存储器件112提供ODT激活信号。 ODT激活信号是指为集成电路或一组集成电路激活ODT的信号。如下文进一步所述，ODT线 120还可以为存储器件112提供ODT值选择信号。ODT值选择信号是指表示期望的ODT值 的信号。在一些实施例中，ODT激活信号为整列的存储器件112激活0DT。类似地，在一些 实施例中，ODT值选择信号为整列的存储器件112选择ODT值。在这种实施例中，可以将用 于列内的存储器件的ODT管脚以菊花链方式连接到一起，从而将同样的ODT信号(例如ODT 激活信号和ODT值选择信号)发送到列内的存储器件。图1所示的存储器通道、存储器模块和存储器件的数量是示意性的。本专利技术的实 施例可以具有不同数量的存储器通道、不同数量的存储器模块和/或不同数量的存储器 件。此外，图1所示的拓扑和架构是示意性的。本专利技术的实施例可以具有不同的拓扑和/ 或不同的架构特征。图2为示出根据本专利技术实施例实施的计算系统的选定方面的方框图。计算系统 200包括通过互连220耦合到一起的存储器控制器210和存储器件230。在一些实施例中， 存储器控制器210为用于计算系统200的芯片组的一部分，而存储器件230为用于计算系 统200的存储子系统的一部分。存储器件230可以是诸如DDR3同步DRAM (SDRAM)的DRAM。 例如，互连220宽泛地表示若干不同数据线、地址线、控制线等。存储器控制器210包括输入/输出(I/O)电路212和ODT控制逻辑214。I/O电 路212可以是适于跟存储器件230发送和接收信息(例如数据、ODT信号、地址等)的任何 I/O电路。在一些实施例中，ODT控制逻辑214为存储器控制器210和/或存储器件230确定适当的ODT值。例如，ODT控制逻辑214在读取和写入操作期间都可以动态地为存储器 控制器210和/或存储器件230确定适当的ODT值。以下在图4A和4B中进一步讨论ODT 控制逻辑214。存储器件230包括I/O电路232、终结电阻逻辑234和控制逻辑240。I/O电路232 可以是适于跟存储器控制器210发送和接收信息(例如数据、ODT信号、地址等)的任何I/ 0电路。在一些实施例中，终结电阻逻辑234包括可以被选择性激活以便为I/O电路232动 态提供多个终结电阻的多个终结脚。存储器件230通过多个管脚耦合到互连220，所述多个管脚例如包括管脚236和 238。术语“管脚”宽泛地指用于集成电路的电互连(例如集成电路上的焊盘或其他电接 触)。为了易于描述，图2示出单个管脚236，但是要理解，通常使用多个管脚来传输数据、 地址、命令(例如读取/写入管脚)等。在实施例中，管脚238为ODT管脚。ODT管脚是指 在一些常规系统中接收ODT激活信号的管脚。在实施例中，控制逻辑240使得能够在ODT管脚238上复用(例如时间复用)两个 或更多个信号。例如，在一些实施例中，控制逻辑240使得能够在ODT管脚238上复用ODT 激活信号和ODT值选择信号。在一些实施例中，控制逻辑240可以识别并锁存在ODT管脚 238上复用的不同信号中的每一个。锁存器可以在限定的时间段(例如一定数目的时钟周 期)内保持置位，以拒绝例如由控制器210造成的锁存器的状态复位。在限定的时间长度 之后，控制逻辑240可以允许状态复位以将ODT管脚的控制返还给控制器210。在一些实施例中，控制逻辑240包括ODT激活逻辑242和ODT值选择逻辑24本文档来自技高网...
【技术保护点】
【技术特征摘要】
US 2005-12-7 11/296,950一种集成电路，包括输入/输出(I/O)电路，其用于接收命令；片内终结(ODT)管脚，其用于接收一个或多个ODT信号；以及耦合到所述ODT管脚的控制逻辑，所述控制逻辑用于至少部分实现在所述ODT管脚上复用ODT激活信号和ODT值选择信号，所述控制逻辑还用于至少部分基于所述命令控制终结长度。2.根据权利要求1所述的集成电路，还包括与所述控制逻辑和所述I/O电路耦合的终结电阻电路，所述终结电阻电路用于为所述 I/O电路动态地提供主要ODT电阻和辅助ODT电阻中的一个。3.根据权利要求2所述的集成电路，其中所述控制逻辑包括ODT激活逻辑，其用于在第一时钟期间检测所述ODT管脚上的ODT激活信号；以及 ODT值选择逻辑，其用于在第二时钟期间检测所述ODT管脚上的ODT值选择信号并至少 部分基于所述ODT值选择信号选择第一 ODT值和第二 ODT值中的一个。4.根据权利要求3所述的集成电路，其中所述ODT激活逻辑还用于对所述命令进行解 码并至少部分地基于所述命令确定终结长度。5.根据权利要求3所述的集成电路，还包括 第一寄存器，其用于包含所述主要ODT值；以及 第二寄存器，其用于包含所述辅助ODT值。6.根据权利要求5所述的集成电路，其中所述ODT值选择逻辑用于如果所述ODT值选择信号为逻辑1，则从所述第一寄存器选择所述主要ODT值；并且 如果所述ODT值选择信号为逻辑0，则从所述第二寄存器选择所述辅助ODT值。7.根据权利要求2所述的集成电路，其中所述命令包括相关的突发长度(BL)，此外其 中用于至少部分基于所述命令控制所述终结长度的所述控制逻辑包括用于至少部分基于所述突发长度(BL)确定所述终结长度的控制逻辑。8.根据权利要求7所述的集成电路，其中用于至少部分基于所述突发长度(BL)确定所 述终结长度的所述控制逻辑包括用于至少部分基于表达式(BL/M)+N确定所述终结长度的控制逻辑。9.根据权利要求8所述的集成电路，其中M和N等于2。10.根据权利要求1所述的集成电路，其中所述集成电路包括存储器件。11.一种方法，包括在第一时钟在集成电路的输入/输出(I/O)电路上接收命令； 在所述第一时钟在所述集成电路的片内终结(ODT)...
【专利技术属性】
技术研发人员：C考克斯，G韦吉斯，H法赫米，H奥伊，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US
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