【技术实现步骤摘要】
本公开涉及数字集成电路，更具体地，涉及一种跨同频异步时钟域的信号处理方法及装置。
技术介绍
1、当前，片上系统(system on chip，soc)中不同时钟域之间的信号传递需要进行跨时钟域信号处理。然而在不同的时钟域之间进行信号传输时，由于时钟信号的相位差异和时钟频率的不同，在信号传输中难以满足触发器的建立时间和保持时间，导致信号传输不稳定性和错误率的增加，因此会导致电路处于亚稳态状态。
2、为了避免亚稳态问题，现有技术使用异步先进先出缓冲器(first in first out，fifo)来作不同时钟域数据传输的缓冲区，但是为了确保系统的正常运行，通常是对缓存深度进行增加，但是在数据位宽较大的系统中，如果加深缓存深度会造成资源浪费；或是利用接口两端的模块接收相同的时钟信号，使得电路在相同的时钟频率下工作，但是该方法难以保证信号到达时钟信号边沿的时刻同步。
技术实现思路
1、有鉴于此，本公开提供了一种跨同频异步时钟域的信号处理方法及装置。
2、本公开的一个方面提供了一种跨同频异步时钟域的信号处理方法，包括：在确定写入子电路复位的情况下，利用握手协议与上述写入子电路进行信号同步，以初始化上述写入子电路的写入地址和读取子电路的读取地址，其中，上述写入子电路被配置为响应于接收延时同步后的第一交互信号，向上述读取子电路发送第二交互信号，并触发第一周期任务，确定与上述第一周期任务对应的目标写入地址，将接收到的来自第一设备的目标信号写入与上述目标写入地址对应的寄存器
3、根据本公开的实施例，上述在确定写入子电路复位的情况下，利用握手协议与上述写入子电路进行信号同步，以初始化上述写入子电路的写入地址和读取子电路的读取地址包括：在确定写入子电路复位的情况下，响应于接收到上述写入子电路的第三交互信号，在基于至少一个参考时钟寄存器延时至少一个周期之后，向上述写入子电路发送上述第一交互信号，其中，上述写入子电路被配置为响应于接收到上述第一交互信号，在基于至少一个参考时钟寄存器延时至少一个周期之后，向上述读取子电路发送第二交互信号，并触发上述第一周期任务；响应于接收到上述第二交互信号，在基于至少一个参考时钟寄存器延时至少一个周期之后，触发上述第二周期任务，完成与上述写入子电路的信号同步。
4、根据本公开的实施例，上述第一周期任务的触发条件包括上述写入子电路的上述第一交互信号位于上述写入子电路的参考时钟信号的上升沿，上述第二周期任务的触发条件包括同步后的上述第二交互信号位于上述读取子电路的参考时钟信号的上升沿。
5、根据本公开的实施例，向上述写入子电路发送上述读取地址信号包括：将上述目标读取地址与读取地址信号关联；向上述写入子电路发送关联后的上述读取地址信号。
6、根据本公开的实施例，上述读取地址与上述写入地址均包括与第一寄存器关联的第一地址、与第二寄存器关联的第二地址、与第三寄存器关联的第三地址，上述响应于触发第二周期任务，在延时预设时长之后，确定与上述第二周期任务对应的目标读取地址包括：上述响应于触发第二周期任务，在基于至少一个参考时钟寄存器延时至少一个时钟周期之后，上述读取地址从上述第一地址开始跳变，将跳变后的上述读取地址确定为与上述第二周期任务对应的上述目标读取地址；其中，每个参考时钟周期的地址跳变量为1，上述第三地址的下一个跳变地址为上述第一地址。
7、本公开的一个方面提供了一种跨同频异步时钟域的信号处理装置，包括：写入子电路和读取子电路，其中，上述写入子电路包括写逻辑触发器、写地址指针产生器、写多路选择器、读多路选择器、存储模块，上述读取子电路包括读逻辑触发器、读地址指针产生器；上述写逻辑触发器，用于响应于接收到延时同步后的第一交互信号，向上述读逻辑触发器发送第二交互信号；上述写地址指针产生器，用于响应于接收延时同步后的第一交互信号，触发第一周期任务，确定与上述第一周期任务对应的目标写入地址；上述写多路选择器，用于基于上述目标写入地址，将来自第一设备的目标信号写入上述存储模块中与上述目标写入地址对应的寄存器；上述读逻辑触发器，用于利用握手协议与上述写逻辑触发器进行信号同步，以初始化上述写地址指针产生器的写入地址和上述读地址指针产生器的读取地址；上述读地址指针产生器，用于响应于接收延时同步后的第二交互信号，触发第二周期任务，确定与上述第二周期任务对应的目标读取地址，并向上述读多路选择器发送上述读取地址信号；上述读多路选择器，用于响应于接收上述读取地址信号，从上述存储模块中与目标读取地址关联的寄存器中读取得到上述目标信号，向第二设备发送上述目标信号；上述存储模块，用于存储目标信号。
8、根据本公开的实施例，上述写入子电路还包括第一同步器，上述第一同步器用于将上述第一交互信号延时至少一个周期，得到同步后的第一交互信号，其中，上述第一同步器包括第一参考时钟寄存器和第二参考时钟寄存器。
9、根据本公开的实施例，上述读取子电路还包括第二同步器、第三同步器，上述第二同步器用于将上述第二交互信号延时至少一个周期，得到同步后的第二交互信号；上述第三同步器用于将上述第三交互信号延时至少一个周期，得到同步后的第三交互信号，其中，上述第二同步器包括第三参考时钟寄存器和第四参考时钟寄存器，上述第三同步器包括第五参考时钟寄存器和第六参考时钟寄存器。
10、根据本公开的实施例，上述写逻辑触发器还包括用于向上述第三同步器发送第三交互信号，并响应于接收到上述同步后的第一交互信号，向上述上述第二同步器发送上述第二交互信号；上述读逻辑触发器用于响应于接收到上述同步后的第三交互信号，向上述第一同步器发送上述第一交互信号。
11、根据本公开的实施例，上述存储模块包括第一寄存器、第二寄存器、第三寄存器，其中，上述第一寄存器关联的地址为第一地址；上述第二寄存器关联的地址为第二地址，上述第三寄存器关联的地址为第三地址。
12、本公开的实施例提出的跨同频异步时钟域的信号处理方法，通过异步握手协议，对读取子电路与写入子电路之间的交互信号进行信号同步，确保写入子电路基于目标写入地址将目标信号写入寄存器操作与读取子电路基于目标读取地址将目标信号从寄存器中读出操作不会同时进行，且目标信号写入操作和目标信号读出操作之间相隔固定的时钟周期，使得在寄存器中的目标信号被下一个目标信号写入覆盖之前已经被安全读出，从而在避免亚稳态发生的同时，实现了目标信号满带宽传输，且保证了目标信号采样的准确性。
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1.一种跨同频异步时钟域的信号处理方法，包括：
2.根据权利要求1所述的跨同频异步时钟域的信号处理方法，其中，所述在确定写入子电路复位的情况下，利用握手协议与所述写入子电路进行信号同步，以初始化所述写入子电路的写入地址和读取子电路的读取地址包括：
3.根据权利要求2所述的跨同频异步时钟域的信号处理方法，其中，所述第一周期任务的触发条件包括所述写入子电路的所述第一交互信号位于所述写入子电路的参考时钟信号的上升沿，所述第二周期任务的触发条件包括同步后的所述第二交互信号位于所述读取子电路的参考时钟信号的上升沿。
4.根据权利要求1所述的跨同频异步时钟域的信号处理方法，其中，向所述写入子电路发送所述读取地址信号包括：
5.根据权利要求1所述的跨同频异步时钟域的信号处理方法，其中，所述读取地址与所述写入地址均包括与第一寄存器关联的第一地址、与第二寄存器关联的第二地址、与第三寄存器关联的第三地址，所述响应于触发第二周期任务，在延时预设时长之后，确定与所述第二周期任务对应的目标读取地址包括：
6.一种跨同频异步时钟域的信号处理装置，包
7.根据权利要求6所述的跨同频异步时钟域的信号处理电路，其中，所述写入子电路还包括第一同步器，所述第一同步器用于将所述第一交互信号延时至少一个周期，得到同步后的第一交互信号，其中，所述第一同步器包括第一参考时钟寄存器和第二参考时钟寄存器。
8.根据权利要求6所述的跨同频异步时钟域的信号处理电路，其中，所述读取子电路还包括第二同步器、第三同步器，
9.根据权利要求6所述的跨同频异步时钟域的信号处理电路，其中，所述写逻辑触发器还包括用于向所述第三同步器发送第三交互信号，并响应于接收到所述同步后的第一交互信号，向所述所述第二同步器发送所述第二交互信号；所述读逻辑触发器用于响应于接收到所述同步后的第三交互信号，向所述第一同步器发送所述第一交互信号。
10.根据权利要求6所述的跨同频异步时钟域的信号处理电路，其中，所述存储模块包括第一寄存器、第二寄存器、第三寄存器，其中，
...【技术特征摘要】
1.一种跨同频异步时钟域的信号处理方法，包括：
2.根据权利要求1所述的跨同频异步时钟域的信号处理方法，其中，所述在确定写入子电路复位的情况下，利用握手协议与所述写入子电路进行信号同步，以初始化所述写入子电路的写入地址和读取子电路的读取地址包括：
3.根据权利要求2所述的跨同频异步时钟域的信号处理方法，其中，所述第一周期任务的触发条件包括所述写入子电路的所述第一交互信号位于所述写入子电路的参考时钟信号的上升沿，所述第二周期任务的触发条件包括同步后的所述第二交互信号位于所述读取子电路的参考时钟信号的上升沿。
4.根据权利要求1所述的跨同频异步时钟域的信号处理方法，其中，向所述写入子电路发送所述读取地址信号包括：
5.根据权利要求1所述的跨同频异步时钟域的信号处理方法，其中，所述读取地址与所述写入地址均包括与第一寄存器关联的第一地址、与第二寄存器关联的第二地址、与第三寄存器关联的第三地址，所述响应于触发第二周期任务，在延时预设时长之后，确定与所述第二周期任务对应的目标读取地址包括：
6.一种跨同频异步时钟域的信号处理装置，包...
【专利技术属性】
技术研发人员：梁君豪，陈松，何凯旋，陈静祎，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：
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