【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及等离子体处理方法。
技术介绍
1、近年来，半导体设备的高集成化不断推进，被称为fin field effect transistor(以下也称为“fin-fet”)的三维构造的晶体管被实用化。此外，作为其发展型的栅极被沟道的上表面-左表面-右表面-下表面这四个面覆盖的gate-all-around(以下，也称为“gaa”)构造的开发也正在推进。若这样的半导体设备的进一步微细化、高纵横比推进而期待具有更复杂的形状的图案的形成，则半导体设备的制造工艺，特别是干蚀刻技术中要求构建具有与新材料、新构造对应的高选择性的垂直加工工艺。
2、例如，在fin-fet的shallow trench isolation(以下也称为“sti”)构造的蚀刻中，由于具有截面积变化的形状，因此需要在蚀刻的中途使蚀刻区域的形成条件变化。为了通过干蚀刻实现这样的形状，要求进一步的工艺窗口、即最佳的工艺条件的范围的扩大。
3、作为实现高精度的等离子体蚀刻的技术之一，有使用脉冲电源的等离子体蚀刻方法。例如，在专利文献1所公开的方法中，测定通过基于等离子体的反应性气体的分解而生成的自由基的密度以及组成。然后，以固定的周期对等离子体产生装置的电力进行脉冲调制，基于测定结果控制脉冲调制的占空比，由此控制自由基的密度以及组成。
4、此外，在专利文献2中公开了如下方法：向等离子体产生用的高频线圈(天线线圈)交替地供给高功率的电力和低功率的电力，在高功率的电力时进行基于溅射的保护形成膜，在低功率的电力时进行蚀刻处理，交替地重复
5、在先技术文献
6、专利文献
7、专利文献1：日本特开平09-185999号公报
8、专利文献2：日本特开2010-21442号公报
技术实现思路
1、专利技术所要解决的课题
2、在上述专利文献1所公开的使用了脉冲放电的蚀刻方法中，等离子体生成的解离度高的状态的等离子体用于蚀刻。因此，作为对可适合于fin-fet那样的三维构造元件的形成的蚀刻处理、即需要在中途变更蚀刻区域的形成条件的蚀刻处理的应对，用于控制具有适于垂直性的蚀刻的沉积性的自由基量的工艺窗口不充分。
3、此外，在专利文献2所公开的蚀刻处理中，高频rf偏置电力引起局部电荷，硬掩模材料以及硅基板的侧面带负电。因此，离子的轨道弯曲，入射到硅基板的侧面的离子增加，产生蚀刻沿横向推进的侧向蚀刻这样的现象。在专利文献2所公开的蚀刻处理中，没有考虑损害蚀刻的垂直性的问题。
4、本专利技术的目的在于，提供一种能够通过控制工艺条件来实现垂直性的蚀刻的技术。
5、用于解决课题的手段
6、为了解决上述的技术问题，代表性的本专利技术的等离子体处理方法之一，是形成浅沟槽隔离(shallow trench isolmion)的方法，其特征在于，具有：第一工序，利用等离子体对硅进行蚀刻；第二工序，使含有硅元素的沉积膜沉积于掩模；第三工序，利用等离子体对所述硅进行蚀刻，以使得蚀刻形状成为垂直；以及第四工序，使含有sio的沉积膜沉积于掩模，重复进行给定的次数的所述第一工序至所述第四工序，所述第三工序的等离子体由通过第一脉冲调制后的高频电力生成，一边向以所述硅为基板的试样供给由第二脉冲调制后的高频电力一边进行所述第三工序，所述第三工序中的所述第一脉冲的频率比所述第三工序中的所述第二脉冲的频率高。
7、专利技术效果
8、根据本专利技术，通过控制工艺条件，能够实现垂直性的蚀刻。上述以外的课题、结构以及效果通过用于进行以下实施的方式的说明得以明确。
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1.一种等离子体处理方法，形成浅沟槽隔离，其特征在于，具有：
2.根据权利要求1所述的等离子体处理方法，其中，
3.根据权利要求2所述的等离子体处理方法，其中，
4.根据权利要求3所述的等离子体处理方法，其中，
5.根据权利要求4所述的等离子体处理方法，其中，
6.根据权利要求5所述的等离子体处理方法，其中，
7.根据权利要求6所述的等离子体处理方法，其中，
8.根据权利要求7所述的等离子体处理方法，其中，
9.根据权利要求8所述的等离子体处理方法，其中，
10.根据权利要求9所述的等离子体处理方法，其中，
11.根据权利要求10所述的等离子体处理方法，其中，
12.根据权利要求11所述的等离子体处理方法，其中，
【技术特征摘要】
【国外来华专利技术】
1.一种等离子体处理方法，形成浅沟槽隔离，其特征在于，具有：
2.根据权利要求1所述的等离子体处理方法，其中，
3.根据权利要求2所述的等离子体处理方法，其中，
4.根据权利要求3所述的等离子体处理方法，其中，
5.根据权利要求4所述的等离子体处理方法，其中，
6.根据权利要求5所述的等离子体处理方法，其中，
【专利技术属性】
技术研发人员：南珠铉，石丸正人，田原正太，
申请(专利权)人：株式会社日立高新技术，
类型：发明
国别省市：
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