【技术实现步骤摘要】
本专利技术涉及一种存储器设计，更具体地，涉及一种伪多端口(pseudo multi-port)存储器及相关的存储器访问方法。所述伪多端口存储器的每一个存储器单元具有双端口存储器单元结构和在同一个字线(wordline)上具有多个使能脉冲。
技术介绍
1、滤波器操作经常在各种图像处理模块中被使用。关于图像处理模块中的滤波器，可以使用高速缓存(cache)存储元件临时保留源图像的像素数据。传统的方法是使用单端口(single-port)静态随机存取存储器(sram)位(bit)单元(例如，六晶体管(6t)单端口sram位单元)或双端口(two-port)sram位单元(例如，8t双端口sram位单元)来实现高速缓存存储元件。在某些应用中，图像处理模块需要具有更大的像素输出带宽。一种传统的方法是以硬件成本和芯片面积为代价来增加图像处理模块的像素输出带宽(即读吞吐量)。因此，需要一种创新的存储器设计，可以在合适的成本负担下提高读吞吐量。
技术实现思路
1、本专利技术提供了伪多端口存储器、访问存储器阵列的方法及存储器阵列。
2、在一个实施例中，本专利技术提供一种伪多端口存储器，其可包括：存储器阵列，所述存储器阵列包括多个读字线(rwls)、多个写字线(wwls)和多个存储器单元，其中每个所述存储器单元具有双端口存储器单元结构并与所述多个rwl和所述多个wwl之一耦接；行解码器电路，用于生成并输出rwl信号到选定的rwl，以及生成并输出wwl信号到选定的wwl，其中所述多个存储器单
3、在另一实施例中，本专利技术提供一种访问存储器阵列的方法，所述存储器阵列包括多个读字线(rwls)、多个写字线(wwls)和多个存储器单元，其中每个所述存储器单元具有双端口存储器单元结构并与所述多个rwl和所述多个wwl之一耦接，所述方法包括：执行时间控制操作以生成和输出时间控制信号；根据所述时间控制信号执行行解码操作，以为选定的rwl生成和输出rwl信号，并为选定的wwl生成和输出wwl信号，其中所述多个存储器单元中选定的一个存储器单元与所述选定的rwl和所述选定的wwl耦接，且在所述伪多端口存储器的一个存储器时钟周期内，所述rwl信号具有一个使能脉冲，所述wwl信号具有多个使能脉冲；当所述rwl信号的所述使能脉冲使所述选定的rwl启用时，对所述选定的存储器单元执行读操作；当包括在所述wwl信号的所述多个使能脉冲中的至少一个第一使能脉冲使所述选定的wwl启用时，对所述选定的存储器单元执行至少一个读操作；当包括在所述wwl信号的所述多个使能脉冲中的第二使能脉冲使所述选定的wwl启用时，对所述选定的存储器单元执行写操作。
4、在另一实施例中，本专利技术提供一种存储器阵列，可包括：多个分层位线，每个所述分层位线包括：第一位线，布线在第一层金属层上；第二位线，布线在与所述第一层金属不同的第二层金属上；多个存储器单元，所述多个存储器单元包括：第一组存储器单元，与所述分层位线的所述第一位线耦接；第二组存储器单元，与所述分层位线的所述第二位线耦接；所述第一组存储器单元和所述第二组存储器单元位于同一列。
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1.一种伪多端口存储器，其特征在于，包括：
2.根据权利要求1所述的伪多端口存储器，其特征在于，所述双端口存储器单元结构是双端口静态随机存取存储器SRAM单元结构。
3.根据权利要求2所述的伪多端口存储器，其特征在于，所述双端口SRAM单元结构是8T位单元结构。
4.根据权利要求1所述的伪多端口存储器，其特征在于，所述伪多端口存储器是伪三端口存储器，所述WWL信号的所述多个使能脉冲仅包括一个用于读操作的第一使能脉冲。
5.根据权利要求1所述的伪多端口存储器，其特征在于，所述多个存储器单元包括第一组存储器单元和第二组存储器单元，所述第一组存储器单元和所述第二组存储器单元位于同一列，所述存储器阵列还包括：
6.根据权利要求5所述的伪多端口存储器，其特征在于，所述第一组存储器单元的单元数量与第二组存储器单元的单元数量不同。
7.一种访问存储器阵列的方法，其特征在于，所述存储器阵列包括多个读字线RWL、多个写字线WWL和多个存储器单元，其中每个所述存储器单元具有双端口存储器单元结构并与所述多个RWL和所述多个WWL之
8.根据权利要求7所述的方法，其特征在于，所述双端口存储器单元结构是双端口静态随机存取存储器SRAM单元结构。
9.根据权利要求8所述的方法，其特征在于，所述双端口SRAM单元结构是8T位单元结构。
10.根据权利要求7所述的方法，其特征在于，所述WWL信号的所述多个使能脉冲仅包括一个用于读操作的第一使能脉冲。
11.根据权利要求7所述的方法，其特征在于，多个存储器单元包括第一组存储器单元和第二组存储器单元，所述第一组存储器单元和所述第二组存储器单元位于同一列，所述方法进一步包括：
12.根据权利要求11所述的方法，其特征在于，所述第一组存储器单元的单元数量与第二组存储器单元的单元数量不同。
13.一种存储器阵列，其特征在于，包括：
14.根据权利要求13所述的存储器阵列，其特征在于，每个所述存储器单元是一个双端口存储器单元。
15.根据权利要求13所述的存储器阵列，其特征在于，每个所述存储器单元是具有双端口存储器单元的结构的一个伪三端口存储器单元，在一个存储器时钟周期内，所述伪三端口存储器单元接收到的写字线信号具有多个使能脉冲。
16.根据权利要求13所述的存储器阵列，其特征在于，每个所述存储器单元是一个单端口存储器单元。
17.根据权利要求13所述的存储器阵列，其特征在于，每个所述存储器单元是具有单端口存储器单元的结构的伪双端口存储器单元，在一个存储器时钟周期内，所述伪双端口存储器单元接收到的字线信号具有多个使能脉冲。
18.根据权利要求13所述的存储器阵列，其特征在于，所述存储器阵列被寄存器堆使用。
...【技术特征摘要】
1.一种伪多端口存储器，其特征在于，包括：
2.根据权利要求1所述的伪多端口存储器，其特征在于，所述双端口存储器单元结构是双端口静态随机存取存储器sram单元结构。
3.根据权利要求2所述的伪多端口存储器，其特征在于，所述双端口sram单元结构是8t位单元结构。
4.根据权利要求1所述的伪多端口存储器，其特征在于，所述伪多端口存储器是伪三端口存储器，所述wwl信号的所述多个使能脉冲仅包括一个用于读操作的第一使能脉冲。
5.根据权利要求1所述的伪多端口存储器，其特征在于，所述多个存储器单元包括第一组存储器单元和第二组存储器单元，所述第一组存储器单元和所述第二组存储器单元位于同一列，所述存储器阵列还包括：
6.根据权利要求5所述的伪多端口存储器，其特征在于，所述第一组存储器单元的单元数量与第二组存储器单元的单元数量不同。
7.一种访问存储器阵列的方法，其特征在于，所述存储器阵列包括多个读字线rwl、多个写字线wwl和多个存储器单元，其中每个所述存储器单元具有双端口存储器单元结构并与所述多个rwl和所述多个wwl之一耦接，所述方法包括：
8.根据权利要求7所述的方法，其特征在于，所述双端口存储器单元结构是双端口静态随机存取存储器sram单元结构。
9.根据权利要求8所述的方法，其特征在于，所述双端口sram单元结构是8t位单元结构...
【专利技术属性】
技术研发人员：廖伟男，洪志豪，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：
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