本申请揭露一种运算器、算术逻辑单元及处理器。运算器用于对具有N位的多个整数进行运算。运算器包括第一乘法器、第二乘法器、第三乘法器、逻辑运算器及第一加法器。第一乘法器用以对具有P位的整数执行乘法运算，第二乘法器用以对具有Q位的整数执行乘法运算，第三乘法器用以对具有R位的整数执行乘法运算。逻辑运算器用以执行多个与运算。在第一阶段中，第一乘法器、第二乘法器、第三乘法器及逻辑运算器分别接收第一输入整数及第二输入整数的对应多位以进行运算，第一加法器将所述运算结果加总得出包括第一输入整数及第二输入整数的乘积的最低(N+1)位的运算整数。
【技术实现步骤摘要】
本专利技术涉及一种运算器，更具体的涉及一种可复用多个低位乘法器的高位整数乘法器。
技术介绍
1、算术逻辑单元(arithmetic logic unit，alu)是计算电路中的基本部件，常被应用在中央处理器(central processing unit，cpu)及绘图处理器(graphic processingunit，gpu)中，并可用来对二进制整数执行算术运算或位运算。在现有技术中，算术逻辑单元中常包括多种的运算器以执行不同类型的运算。举例来说，算术逻辑单元中常包括32位浮点数乘加器及16位浮点数乘加器来进行浮点数的运算。依据浮点数的表示法，一个32位的浮点数可包括1位的符号位，8位的指数位及23位的尾数位。在此情况下，由于只有尾数位的部分须进行乘法运算，因此32位浮点数乘加器中通常仅会使用到24位的乘法器。相似地，一个16位的浮点数可包括1位的符号位，5位的指数位及10位的尾数位，因此16位浮点数乘加器中通常仅会使用到11位的乘法器。
2、然而，在有些应用中，处理器可能会需要位数较多的整数乘法，例如32位的整数乘法。在此情况下，算术逻辑单元无法仅使用32位浮点数乘加器来完成所需的操作，而可能需要额外设置32位的整数乘法器。由于32位乘法器所需的面积甚大，因此额外增设32位的整数乘法器也将明显增加处理器所需的面积。在此情况下，如何在不过分增加计算时间的情况下，有效使用算术逻辑单元中位数较低的乘法器来执行位数较多的整数乘法，已成为本领域亟待解决的问题。
技术实现思路
>1、本申请的一实施例提供一运算器，所述运算器用于对具有n位的多个整数进行运算，且所述运算器包括第一乘法器、第二乘法器、第三乘法器、逻辑运算器及第一加法器。所述第一乘法器，用以对具有p位的整数执行乘法运算，所述第二乘法器用以对具有q位的整数执行乘法运算，且所述第三乘法器用以对具有r位的整数执行乘法运算。n、p、q及r是整数，且n大于p、q及r。所述逻辑运算器用以执行多个与运算。在第一阶段中，所述第一乘法器、所述第二乘法器、所述第三乘法器及所述逻辑运算器分别接收第一输入整数及第二输入整数的对应多位以进行运算，所述第一加法器至少接收所述第一乘法器、所述第二乘法器、所述第三乘法器及所述逻辑运算器的运算结果以加总得出第一运算整数，及所述第一运算整数包括所述第一输入整数及所述第二输入整数的乘积的最低(n+1)位。2、本申请的另一实施例提供一种算术逻辑单元，所述算术逻辑单元包括前述的运算器。
3、本申请的另一实施例提供一种处理器，所述处理器包括前述的算术逻辑单元。
4、由于本申请的运算器、算术逻辑单元及处理器可以有效地复用位数较低的乘法器来完成位数较高的乘加运算，因此能够减少运算器所需的面积，并有助于增加算术逻辑单元及处理器在设计上及功能上的弹性。
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【技术保护点】
1.一种运算器，用于对具有N位的多个整数进行运算，其特征在于，包括：
2.如权利要求1所述运算器，其特征在于，所述运算器还用以计算所述乘积与第三输入整数的和的最低N位，所述第一加法器在所述第一阶段中是将所述第一乘法器、所述第二乘法器、所述第三乘法器及所述逻辑运算器的运算结果与第三输入整数的最低N位相加以产生所述第一运算整数，及所述第一运算整数的最低N位等于所述乘积与所述第三输入整数的最低N位的和。
3.如权利要求1所述的运算器，其特征在于：
4.如权利要求3所述运算器，其特征在于：
5.如权利要求3所述运算器，其特征在于，所述第一输入整数及所述第二输入整数的位数总和在(N-Q+R)位以内所有位数的乘积总和小于2的(N+1)次方。
6.如权利要求3至5任一项所述运算器，其特征在于，还包括：
7.如权利要求6所述运算器，其特征在于，N为32，P为24，Q为11，R为8，所述第一运算整数是所述乘积的最低33位，及所述第三运算整数是所述乘积的最高32位。
8.如权利要求7所述运算器，其特征在于，所述第一乘法器在所述第一阶段中将所述第一输入整数的最低24位及所述第二输入整数的最低24位相乘以产生第一运算结果。
9.如权利要求8所述运算器，其特征在于，所述第二乘法器在所述第一阶段中将所述第一输入整数的最高8位及所述第二输入整数的最低9位相乘以产生第二运算结果。
10.如权利要求9所述运算器，其特征在于，所述第三乘法器在所述第一阶段中对所述第一输入整数的最低8位及所述第二输入整数的最高8位执行与运算以产生第三运算结果。
11.如权利要求10所述运算器，其特征在于，所述逻辑运算器在所述第一阶段中对所述第一输入整数的第9低位及所述第二输入整数的第25低位执行与运算以产生第四运算结果。
12.如权利要求11所述运算器，其特征在于，所述第一加法器在所述第一阶段中将所述第一运算结果、所述第二运算结果、所述第三运算结果、所述第四运算结果及所述第三输入整数的最低32位相加以产生所述第一运算整数。
13.如权利要求12所述运算器，其特征在于，所述第一乘法器在所述第二阶段中将所述第一输入整数的最高24位及所述第二输入整数的最高24位相乘后向低位移13位以产生第五运算结果。
14.如权利要求13所述运算器，其特征在于，所述第二乘法器在所述第二阶段中将所述第一输入整数的最高11位及所述第二输入整数的最低8位相乘后向低位移8位以产生第六运算结果。
15.如权利要求14所述运算器，其特征在于，所述第三乘法器在所述第二阶段中将所述第一输入整数的最低8位及所述第二输入整数的最高8位相乘后向低位移5位以产生第七运算结果。
16.如权利要求15所述运算器，其特征在于，所述逻辑运算器在所述第二阶段中对所述第一输入整数的第8低位及所述第二输入整数的第24低位执行与运算以产生第八运算结果，对所述第一输入整数的第7低位及所述第二输入整数的第24低位执行与运算以产生第九运算结果，对所述第一输入整数的第8低位及所述第二输入整数的第23低位执行与运算以产生第十运算结果，及将所述第八运算结果向高位移1位再与所述第九运算结果组合成第十一运算结果。
17.如权利要求16所述运算器，其特征在于，所述第一加法器在所述第二阶段中将所述第五运算结果、所述第六运算结果、所述第七运算结果、所述第十运算结果、第十一运算结果及第三输入整数的最高32位向高位移3位后相加以产生所述第二运算整数。
18.如权利要求17所述运算器，其特征在于，所述溢位检查电路是对所述第一运算整数的最高位、所述第三输入整数的第33低位及所述第二运算整数第4低位执行异或运算以产生所述补充位。
19.一种算数逻辑单元，其特征在于，包括权利要求1至18任一项所述的运算器。
20.一种处理器，其特征在于，包括权利要求19所述的算数逻辑单元。
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【技术特征摘要】
1.一种运算器，用于对具有n位的多个整数进行运算，其特征在于，包括：
2.如权利要求1所述运算器，其特征在于，所述运算器还用以计算所述乘积与第三输入整数的和的最低n位，所述第一加法器在所述第一阶段中是将所述第一乘法器、所述第二乘法器、所述第三乘法器及所述逻辑运算器的运算结果与第三输入整数的最低n位相加以产生所述第一运算整数，及所述第一运算整数的最低n位等于所述乘积与所述第三输入整数的最低n位的和。
3.如权利要求1所述的运算器，其特征在于：
4.如权利要求3所述运算器，其特征在于：
5.如权利要求3所述运算器，其特征在于，所述第一输入整数及所述第二输入整数的位数总和在(n-q+r)位以内所有位数的乘积总和小于2的(n+1)次方。
6.如权利要求3至5任一项所述运算器，其特征在于，还包括：
7.如权利要求6所述运算器，其特征在于，n为32，p为24，q为11，r为8，所述第一运算整数是所述乘积的最低33位，及所述第三运算整数是所述乘积的最高32位。
8.如权利要求7所述运算器，其特征在于，所述第一乘法器在所述第一阶段中将所述第一输入整数的最低24位及所述第二输入整数的最低24位相乘以产生第一运算结果。
9.如权利要求8所述运算器，其特征在于，所述第二乘法器在所述第一阶段中将所述第一输入整数的最高8位及所述第二输入整数的最低9位相乘以产生第二运算结果。
10.如权利要求9所述运算器，其特征在于，所述第三乘法器在所述第一阶段中对所述第一输入整数的最低8位及所述第二输入整数的最高8位执行与运算以产生第三运算结果。
11.如权利要求10所述运算器，其特征在于，所述逻辑运算器在所述第一阶段中对所述第一输入整数的第9低位及所述第二输入整数的第25低位执行与运算以产生第四运算结果。
12.如权利要求11所述运算器，其特征在于，所述第一加法器在所述第一阶段中将所述第...
【专利技术属性】
技术研发人员：周金元，刘璐，邹云晓，刘偲旸，
申请(专利权)人：平头哥上海半导体技术有限公司，
类型：发明
国别省市：
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