一种抗PVT变化的三态比较器电路制造技术

本发明专利技术请求保护一种抗PVT变化的三态比较器电路，其中包括主比较器、副比较器、主比较器时钟模块、副比较器时钟模块、异或门、与门和非门。主比较器接输入信号；副比较器的输入电压为该比较器设计精度的1/4；异或门用于判断比较器是否得到比较结果；主比较器时钟模块用于产生两个时钟信号；与门的输出信号是第三态的标志信号，若为高电平，则使主比较器时钟模块输出的时钟信号拉低，使比较器进入复位阶段。常规比较器输出有A＞B或A＜B两种状态，本发明专利技术技术方案则引入了第三种状态，即输入信号的差值小于比较器设计精度的1/4，可在抑制比较器亚稳态的同时得到更高比较精度，且该电路具有抗PVT变化的特性，适用于异步SAR模数转换器中。

【技术实现步骤摘要】

本专利技术属于模拟集成电路设计领域，具体涉及一种抗pvt变化的三态比较器电路，该电路主要应用于逐次逼近型模数转换器中。

技术介绍

1、动态比较器电路多应用于模数转换器中，如常见的逐次逼近型模数转换器(saradc)。在高性能sar adc中，动态比较器具有至关重要的作用，动态比较器的精度和带宽直接影响了模数转换器的精度与带宽。

2、动态比较器是一种用于判断两个输入信号大小的电路，它具有比较和复位两个工作阶段。在比较阶段，动态比较器比较输入信号的大小；在复位阶段，复位开关将电路内部各个节点的电压恢复到预设值，以确保下一次比较阶段的正常运行，并避免本次比较结果影响下一次比较。由于动态比较器不会消耗静态电流，它广泛应用于低功耗和高速的模数混合电路中。

3、通常，动态比较器得出有效逻辑结果的时间与输入信号的差值大小成反比，即输入信号差值越小，所需时间越长。然而，当输入信号差值过小时，比较器可能在比较阶段无法给出有效的数字逻辑结果，出现亚稳态现象。这种现象导致比较器输出结果异常，可能在相应的电路系统中产生误码，甚至导致后级电路无法正常工作。例本文档来自技高网...

【技术保护点】

1.一种抗PVT变化的三态比较器电路，其特征在于，包括：主比较器、副比较器、主比较器时钟模块、副比较器时钟模块、第一异或门XOR1、第二异或门XOR2、与门和非门；所述主比较器的正负输入端连接待比较信号，输出端连接第一异或门XOR1的输入，主比较器的时钟输入端连接时钟信号CLK1；所述副比较器的输入端连接0.25LSB，副比较器的输出端连接第二异或门XOR2的输入端，副比较器的时钟输入端连接时钟信号CLK2；所述第一异或门XOR1的输出端分别连接在主比较器时钟模块输入端、副比较器时钟模块和与门的输入端；所述第二异或门XOR2的输出端连接在副比较器时钟模块输入端和非门输入端；所述非门的输出...

【技术特征摘要】

1.一种抗pvt变化的三态比较器电路，其特征在于，包括：主比较器、副比较器、主比较器时钟模块、副比较器时钟模块、第一异或门xor1、第二异或门xor2、与门和非门；所述主比较器的正负输入端连接待比较信号，输出端连接第一异或门xor1的输入，主比较器的时钟输入端连接时钟信号clk1；所述副比较器的输入端连接0.25lsb，副比较器的输出端连接第二异或门xor2的输入端，副比较器的时钟输入端连接时钟信号clk2；所述第一异或门xor1的输出端分别连接在主比较器时钟模块输入端、副比较器时钟模块和与门的输入端；所述第二异或门xor2的输出端连接在副比较器时钟模块输入端和非门输入端；所述非门的输出端连接在与门的输入端；所述与门的输出端连接在主比较器时钟模块的输入端；其中，

2.根据权利要求1所述的抗pvt变化的三态比较器电路，其特征在于，所述主比较器采用动态锁存比较器的结构，所述副比较器与主比较器电路的结构和参数相同。

3.根据权利要求2所述的抗pvt变化的三态比较器电路，其特征在于，所述主比较器采用输入对管为nmos的动态锁存比较器，主比较器的正负输入端分别连接两个待比较的输入信号vip和vin，正负输出端outp1和outn1连接在第一异或门xor1的输入端，时钟输入端连接在主比较器时钟模块的输出端clk1时钟信号。

4.根据权利要求3所述的抗pvt变化的三态比较器电路，其特征在于，所述主比较...

【专利技术属性】
技术研发人员：袁军，唐青松，孙楷京，蒲虹锐，戴佳洪，李文涛，赵汝法，刘挺，黎淼，杨虹，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：