【技术实现步骤摘要】
本专利技术属于信号发生器，具体涉及一种基于fpga高速收发器的数字脉冲发生器。
技术介绍
1、数字脉冲发生器可用于产生脉冲宽度及周期可配置的数字脉冲，继而被用来做相关测试的测试激励。该装置的实现方法一般是采用某种数字时间转换器将数值转换成时间宽度，进而控制脉冲的宽度及周期等参数。
2、现有技术中常用的数字脉冲发生器通常采用专用的集成电路（asic）或现场可编辑门阵列（fpga）实现。与asic的实现方案相比fpga方案具有更高的灵活性，并且大幅的减少了开发周期。目前的基于fpga的实现方案结构复杂，调整步长往往在10皮秒以上，且多有死时间的限制，无法适用于当下高精度试验的需求。
技术实现思路
1、本专利技术的目的就是为了解决上述
技术介绍
存在的不足，提供一种基于fpga高速收发器的数字脉冲发生器，可以实现数字脉冲宽度和周期的高精度可调。
2、本专利技术采用的技术方案是：一种基于fpga高速收发器的数字脉冲发生器，包括编码器、ram写控制器、ram读控制器、ram、fpga高速收发器；所述fpga高速收发器内配置有并行转串行模块；
3、编码器接收数字脉冲的宽度和周期的设定指令，并基于设定指令产生串行比特流；
4、ram写控制器将串行比特流转换为一个或多个字，更新到ram中；
5、编码器根据设定指令控制ram读控制器读取ram内的字，并将读取的字以并行数据的形式发送至并行转串行模块；
6、fpga高速收发器通过并行转
7、上述技术方案中，还包括数据拼接器；ram读控制器所读取的字经由数据拼接器根据设定指令进行拼接后，送往ram和并行转串行模块。
8、上述技术方案中，所述fpga高速收发器内还配置有锁相环模块和相位内插模块；锁相环模块将外部基准时钟转换为高频时钟；相位内插模块基于高频时钟和设定指令调整fpga高速收发器输出的串行数据流的脉宽和周期。
9、上述技术方案中，编码器根据设定指令，调整串行比特流中1的个数，以调整fpga高速收发器输出的数字脉冲脉宽；调整比特流的长度，以调整fpga高速收发器输出的数字脉冲周期。
10、上述技术方案中，ram读控制器在每个循环，依次读取ram中所有的字；每个字的长度为m；
11、在第一个循环中，ram读控制器读到最后一个字时，数据拼接器采用缓存的数据替代最后一个字的高w位数据；所述缓存的数据为该循环内，ram读控制器所读出的第一个字的低w位数据；
12、除第一个循环的最后一个字，数据拼接器直接输出ram读控制器正常读取的字；
13、在每个循环，数据拼接器获取当前地址中字的高w位数据，作为下一个循环该地址中字的低w位数据；并获取当前地址下一个字的低m-w位数据，作为下个循环该地址的字的高m-w位数据；数据拼接器将生成的下个循环的字发送至ram，由ram读控制器在下个循环读取；
14、w表示比特数，w<m,其取值取决于数字脉冲的周期设定指令。
15、上述技术方案中，定义fpga高速收发器的线速为s；n表示ram中所有字的个数；
16、并行转串行模块输出的串行数据流周期t=((n-1)·m+w)/s。
17、上述技术方案中，相位内插模块调整串行数据流脉宽的过程包括：
18、当串行数据流达到上升沿时，高频时钟的相位为第一相位；相位内插模块在下降沿到达前，改变高频时钟的相位为第二相位；当串行数据流达到下降沿时，高频时钟在第二相位的相位下输出串行数据流；第一相位和第二相位的差值取值取决于数字脉冲的宽度设定指令。
19、上述技术方案中，相位内插模块调整串行数据流周期的过程包括：
20、当串行数据流达到上升沿时，高频时钟的相位为第三相位；相位内插模块在下一个上升沿到达前，改变高频时钟的相位为第四相位；当串行数据流达到下一个上升沿时，高频时钟在第四相位的相位下输出串行数据流；第三相位和第四相位的差值取值取决于数字脉冲的周期设定指令。
21、上述技术方案中，编码器按照设定的第一脉宽步长调整数字脉冲的宽度；编码器将设定的第一脉宽步长乘以ram中单个字的长度作为第一周期步长，以调整数字脉冲的周期；
22、数据拼接器以第一脉宽步长作为第二周期步长，以调整数字脉冲的周期；
23、相位内插模块以第一脉宽的1/64作为第二脉宽步长，以调整数字脉冲的宽度；将第二周期步长的1/64作为第三周期步长，以调整数字脉冲的周期。
24、上述技术方案中，基于数字脉冲的宽度和周期的设定指令，编码器、数据拼接器和相位内插模块依次执行数字脉冲的宽度和周期的调整过程，
25、其中编码器按照第一脉宽步长和第一周期步长调整数字脉冲的宽度和周期；
26、数据拼接器针对编码器无法覆盖的精度范围，按照第二周期步长调整数字脉冲的周期；
27、相位内插模块针对编码器和数据拼接器无法覆盖的精度范围，按照第二脉宽步长和第三周期步长调整数字脉冲的宽度和周期。
28、本专利技术的有益效果是：本专利技术利用fpga内部高速收发器的并转串模块及配套fpga固件实现高精度的数字脉冲发生器，实现数字脉冲的高精度的脉宽和周期可调，且没有死时间，其中脉宽的调整步长精度可以小于64皮秒。
29、进一步地，本专利技术通过增设数据拼接器对从ram读取的数据进行拼接转换，实现更高精度的脉冲周期调节能力，调整步长精度可以小于64皮秒。
30、进一步地，本专利技术通过增设锁相环模块、相位内插模块和时钟分频器，利用xilinxfpga特有的相位内插模块，实现将脉冲宽度和周期的调节精度进一步提升约64倍；对于目前先进的xilinx fpga，脉冲宽度和周期的调整步长分辨率可达到1皮秒。
31、进一步地，本专利技术通过编码器控制比特流中1的个数和长度，实现对数字脉冲的脉宽和周期调整，保证调整的精度能够达到64皮秒。
32、进一步地，本专利技术通过数据拼接器采用循环移位的方式动态更新ram数据后读出，有效节约计算成本；并通过设定高位数据和低位数据的比特数执行拼接过程，保证调整的精度能够达到64皮秒。
33、进一步地，本专利技术通过相位内插模块调整串行数据流的前沿和后沿的位置，从而使数字脉冲的脉冲和宽度调整精度达到1皮秒。
34、进一步地，本专利技术通过ram写控制器、数据拼接器和相位内插模块对并行数据依次进行调整，编码器先进行粗略调整，数据拼接器和相位内插模块依次再进行精细化的调整，有效节约计算成本的同时，保证数字脉冲的调整精度。
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1.一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：包括编码器、RAM写控制器、RAM读控制器、RAM、FPGA高速收发器；所述FPGA高速收发器内配置有并行转串行模块；
2.根据权利要求1所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：还包括数据拼接器；RAM读控制器所读取的字经由数据拼接器根据设定指令进行拼接后，送往RAM和并行转串行模块。
3.根据权利要求2所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：所述FPGA高速收发器内还配置有锁相环模块和相位内插模块；锁相环模块将外部基准时钟转换为高频时钟；相位内插模块基于高频时钟和设定指令调整FPGA高速收发器输出的串行数据流的脉宽和周期。
4.根据权利要求1所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：编码器根据设定指令，调整串行比特流中1的个数，以调整FPGA高速收发器输出的数字脉冲脉宽；调整比特流的长度，以调整FPGA高速收发器输出的数字脉冲周期。
5.根据权利要求2所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在
6.根据权利要求5所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：定义FPGA高速收发器的线速为S；N表示RAM中所有字的个数；
7.根据权利要求3所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：相位内插模块调整串行数据流脉宽的过程包括：
8.根据权利要求7所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：相位内插模块调整串行数据流周期的过程包括：
9.根据权利要求8所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：
10.根据权利要求9所述的一种基于FPGA高速收发器的数字脉冲发生器，其特征在于：基于数字脉冲的宽度和周期的设定指令，编码器、数据拼接器和相位内插模块依次执行数字脉冲的宽度和周期的调整过程，
...【技术特征摘要】
1.一种基于fpga高速收发器的数字脉冲发生器，其特征在于：包括编码器、ram写控制器、ram读控制器、ram、fpga高速收发器；所述fpga高速收发器内配置有并行转串行模块；
2.根据权利要求1所述的一种基于fpga高速收发器的数字脉冲发生器，其特征在于：还包括数据拼接器；ram读控制器所读取的字经由数据拼接器根据设定指令进行拼接后，送往ram和并行转串行模块。
3.根据权利要求2所述的一种基于fpga高速收发器的数字脉冲发生器，其特征在于：所述fpga高速收发器内还配置有锁相环模块和相位内插模块；锁相环模块将外部基准时钟转换为高频时钟；相位内插模块基于高频时钟和设定指令调整fpga高速收发器输出的串行数据流的脉宽和周期。
4.根据权利要求1所述的一种基于fpga高速收发器的数字脉冲发生器，其特征在于：编码器根据设定指令，调整串行比特流中1的个数，以调整fpga高速收发器输出的数字脉冲脉宽；调整比特流的长度，以调整fpga高速收发器输出的数字脉冲...
【专利技术属性】
技术研发人员：陈凯，贺绍相，陈峻贤，梁起铭，汪森，
申请(专利权)人：华中师范大学，
类型：发明
国别省市：
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