冗余时钟系统技术方案

本发明专利技术公开了一种冗余时钟系统，包括ｎ个时钟模块，所述时钟模块包括高频时钟单元和并行冗余处理单元，所述高频时钟单元用于产生具有故障安全特征的高频时钟和复位信号，其包括时钟比较器、错误状态锁存器和安全切除逻辑；所述并行冗余处理单元用于产生具有故障安全特征的同步冗余时钟输出，其包括时钟表决电路、时钟同步电路、安全比较器和安全切除逻辑。本发明专利技术针对传统实现冗余时钟的方法中存在的“自己判断自己错误，或者判断他人错误而切换”的逻辑漏洞与拜占庭故障，基于故障安全Ｎ取Ｍ结构以及并行冗余方法实现高可靠时钟。

【技术实现步骤摘要】

本专利技术涉及计算机
，特别是涉及一种冗余时钟系统。
技术介绍
冗余技术是提高控制系统可靠性的一种非常有效的方法，如何保证冗余系统公共 时钟的高可靠性成为设计冗余系统的关键，一般通过设计冗余时钟来解决这个问题。例如 文献(1) ((The theory and practice of reliable system design)) (D. P. Siewiorek, R. S. Swarz. Digital Press, 1982 235-249)详细论述了冗余时钟的设计方法。实现冗余时 钟主要可分成模拟方案和全数字方案2类。模拟方案早期应用较多，目前主要以全数字方 案为主。全数字方案主要又分成基于锁相或表决技术与基于切换技术2类。例如文献(2)《An all digital phase locked loop fault tolerant clock》 (Van Alen, D. J. ；Somani, A. K. ；IEEE international symposium ； 11-14, June 1991 3170-3173)、文献(3)《TMR计算系统中的容错锁相同步时钟电路》(曾戈虹，杨樱华，黄 敞.微电子学与计算机.1995 (3). 6-8)、文献(4)《容错锁相时钟系统与可靠性分析》(孟 昭鹏，任长明，靳展.天津大学学报.1998(3). 365-369)都详细描述基于锁相或表决技术实 现全数字冗余时钟的方法。中国专利(3)《200510134282. 5冗余同步时钟分配系统》、中国专利(4) 《200710112741. 9 —种冗余时钟信号切换电路和方法》、美国专利(5)《Redundant clock system utilizing nonsynchronous oscillators》则详细描述了基于切换技术实现冗余时 钟的方法。通过分析基于切换技术实现冗余时钟的方法，不难发现该方法存在着“自己判断 自己错误，或者判断他人错误而切换”的逻辑漏洞。对于基于锁相或表决技术实现冗余时钟的方法，则存在难于处理的拜占庭故障。 由于时钟信号的特殊性，时钟模块一旦出现故障，其故障行为都会表现很复杂，一般将时钟 故障模型考虑为拜占庭故障模型。拜占庭故障模型是指一个时钟模块表现出向其他模块随意发送错误时钟值等任 意行为的故障模型。拜占庭故障是一种是最难处理的恶意故障，已经证明至少要有N > = 3f+l个模块才能屏蔽住f个拜占庭故障，保证系统输出不受影响，因此最简单的能够容忍 一个拜占庭故障的冗余时钟电路至少要采用四模冗余结构。在传统冗余时钟电路中，由于不能指示出故障的时钟模块，也没有切除故障的时 钟模块的机制，会出现“故障的时钟模块的输出虽然被屏蔽，但仍然在向其它模块发送错误 信号”的情况，而成为冗余时钟系统的拜占庭故障隐患。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是针对传统实现冗余时钟的方法中存在的“自己判断自己错误，或者判断他人错误而切换”的逻辑漏洞与拜占庭故障，基于故障安全N取M结构(例 如2取2)以及并行冗余方法实现高可靠时钟。(二)技术方案为解决上述技术问题，提供了一种冗余时钟系统，包括η个时钟模块，每个时钟模 块用于输出具有故障安全特征的信号给其它η-1个时钟模块及其自身。优选地，所述时钟模块包括高频时钟单元和并行冗余处理单元，所述高频时钟单 元包括时钟比较器、错误状态锁存器和安全切除逻辑，所述并行冗余处理单元包括时钟表 决电路、时钟同步电路、安全比较器和安全切除逻辑。优选地，所述高频时钟单元基于N取M结构，其中N彡M，M彡2，且N取2、3、4或 5。优选地，所述高频时钟单元基于2取2结构。优选地，所述高频时钟单元设置有两组相同且独立的晶振和复位芯片，每个复位芯片同时输出低电平有效和高电平 有效的复位信号；其中，低电平有效的复位信号经过与门输出低电平有效的复位信号，高电 平有效的复位信号经过或门输出高电平有效的复位信号；两组时钟比较器，使用晶振时钟信号和N分频器，N分频器的输出送给另一个时钟 比较器；以一组晶振时钟信号作为时钟源，测量另一组N分频器的输出是否正确；两个相同的错误状态锁存器，用于锁住所述时钟比较器输出的错误状态；安全切除逻辑，其时钟输入来自于晶振时钟信号，或者分频之后的时钟信号。优选地，测量N分频器的输出是否正确的判断标准为如果N分频器的输出高电平 或低电平持续的时间为N或N-I个时钟源周期时，则N分频器的输出为正确，否则为错误。优选地，所述并行冗余处理单元中，所述时钟表决电路和时钟同步电路基于N取1 结构，其中N取1、2、3或4。优选地，时钟表决电路的输入来自于时钟模块的输出，经过或门之后，送入与门作 为D触发器的时钟输入，D触发器的输出到时钟同步电路和延迟电路。优选地，所述时钟同步电路采用数字锁相环电路。优选地，所述并行冗余处理单元中，所述安全比较器基于N取M结构，其中N彡Μ， M彡2，且N取2、3、4或5。优选地，所述安全比较器基于2取2结构。优选地，所述安全比较器采用完全自校验电路。(三)有益效果本专利技术针对传统实现冗余时钟的方法中存在的“自己判断自己错误，或者判断他 人错误而切换”的逻辑漏洞与拜占庭故障，基于故障安全N取M结构以及并行冗余方法实现 高可靠时钟。故障安全的N取M结构保障时钟模块一旦出现故障即导向安全而关闭输出，也 就不可能向其它模块发送错误信号而存在拜占庭故障隐患。并行冗余负责提高整个冗余时 钟的高可用性。本专利技术基于全数字电路实现，通过使用大规模可编程逻辑器件，降低功耗， 缩小电路尺寸，提高可靠性。附图说明图1是本专利技术实施例冗余时钟系统的逻辑结构图2是本专利技术实施例冗余时钟系统的时钟模块的逻辑结构图；图3是本专利技术实施例冗余时钟系统的2取2结构的高频时钟单元逻辑结构图；图4是本专利技术实施例冗余时钟系统的并行冗余处理单元的逻辑结构图；图5是本专利技术实施例冗余时钟系统的N取1结构的时钟表决电路；图6是本专利技术实施例包含一个时钟模块的冗余时钟系统结构图；图7是本专利技术实施例包含两个时钟模块的冗余时钟系统结构图；图8是本专利技术实施例包含三个时钟模块的冗余时钟系统结构图；图9是本专利技术实施例包含四个时钟模块的冗余时钟系统结构图。具体实施例方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施 例用于说明本专利技术，但不用来限制本专利技术的范围。在本专利技术的具体实施方式中，所述冗余时钟系统包括η个时钟模块，时钟模块是 所述冗余时钟系统的基本结构单元，在其产生的具有故障安全特征的高频时钟和复位信号 的激励下，使其时钟输出信号同步于其它时钟模块的时钟输出信号，每个时钟模块的时钟 输出信号具有故障安全特征，不但输出给其它η-1个时钟模块，还输出给其自身。其中η的 取值范围优选1-4。冗余时钟系统的逻辑结构图如图1所示。由于时钟电路的特殊性，将每个时钟模块划分成两部分故障安全高频时钟单元 和故障安全并行冗余处理单元，时钟模块的逻辑结构图如图2所示。故障安全高频时钟单元能够产生具有故障安全特征的高频时钟和复位信号供后 续的故障安全并行冗余处理单元使用，故障安全并行冗余处理单元则产生具有故障安全特 征的同步冗余时钟输出。故障安本文档来自技高网...

【技术保护点】
一种冗余时钟系统，其特征在于，包括ｎ个时钟模块，每个时钟模块用于输出具有故障安全特征的信号给其它ｎ－１个时钟模块及其自身，所述时钟模块包括高频时钟单元和并行冗余处理单元，所述高频时钟单元用于产生具有故障安全特征的高频时钟和复位信号，其包括时钟比较器、错误状态锁存器和安全切除逻辑；所述并行冗余处理单元用于产生具有故障安全特征的同步冗余时钟输出，其包括时钟表决电路、时钟同步电路、安全比较器和安全切除逻辑。

【技术特征摘要】

【专利技术属性】
技术研发人员：马连川，李开成，王悉，袁彬彬，
申请(专利权)人：北京交通大学，
类型：发明
国别省市：11