【技术实现步骤摘要】
本公开大体上涉及电子电路，并且更具体地说，涉及用于检测集成电路(ic)中的故障注入攻击的电路和方法。
技术介绍
1、通常存在针对密码装置和集成电路的许多不同类型的攻击。一种类型的攻击是故障注入(fi)攻击。fi攻击的目标是在装置执行其功能时通过在装置中引发故障来改变装置的正常行为。由于故障注入攻击，装置可能会跳过一个或多个指令，执行不同的指令而不是存储器中的指令，使用错误的数据，或者更改存储器中的一个或多个位。由于故障，装置可能会在安全启动或认证过程期间跳过一些安全检查。装置还可能会传递错误的计算结果，这些计算结果可能被用于破坏装置的安全性，例如，从装置的存储器中提取密码密钥或口令。
2、有许多方式能在例如微控制器等装置中引发故障。例如，x射线、激光、来自摄影相机的强频闪、电磁脉冲、时钟频率或电源电压的突然变化可以用于将故障注入装置中。对于攻击者来说，成本较低的fi攻击是改变时钟频率或电源电压的攻击。例如，攻击者可能会使时钟频率突然增加，从而使装置没有足够的时间恰当执行当前指令。并且，突然降低供应到装置的电源电压可能会使装置没有足够的电力来正确执行指令。同样，短时间段内供应的电压过高可能会引发计算错误。改变时钟频率或电源电压可能会影响整个装置的运行，这与例如激光故障注入不同，激光故障注入只影响装置的精心挑选的一小部分。这些类型的攻击有时被称为“小故障”攻击。
3、当在装置中检测到故障注入攻击时，可以采取各种动作来保护装置，例如再次执行受影响的计算或运行将装置恢复到正常状态的程序，例如重新启动、重启或重置装
技术实现思路
1、根据本专利技术的第一方面，提供一种集成电路中的故障检测电路，所述故障检测电路包括：
2、平行布置的多根导线，所述多根导线中的每根导线具有第一端和第二端；
3、多个逻辑门，每个逻辑门耦合到所述多根导线中的每根导线的所述第一端；
4、存储电路，所述存储电路耦合到所述多根导线中的每根导线的所述第二端；以及
5、耦合到所述存储电路的校验器电路，其中已知初始位模式被提供到所述多个逻辑门的输入，其中所述多个逻辑门的输出经由所述多根导线被提供到所述存储电路，其中所述校验器电路确定存储在所述存储电路中的所述多个逻辑门的所述输出是否为预期结果，并且其中如果所述输出不是所述预期结果，则所述校验器电路提供故障注入攻击正在发生的指示。
6、在一个或多个实施例中，所述存储电路是寄存器。
7、在一个或多个实施例中，所述存储电路响应于时钟信号而存储所述多个逻辑门的所述输出。
8、在一个或多个实施例中，所述多个逻辑门是反相器。
9、在一个或多个实施例中，所述多个逻辑门中的每个逻辑门是可配置反相器。
10、在一个或多个实施例中，所述已知初始位模式仅在所述集成电路启动时提供一次。
11、在一个或多个实施例中，所述校验器电路另外包括用于对存储在所述存储电路中的每个位与所述已知初始位模式的每个位执行按位异或(xor)的xor逻辑门，其中将所述xor逻辑门的输出与所述预期结果进行比较，并且其中如果所述xor逻辑门的所述输出不等于所述预期结果，则所述校验器电路提供所述指示。
12、在一个或多个实施例中，所述校验器电路另外包括用于接收第一输入和第二输入的异或(xor)逻辑门，所述第一输入包括所述已知初始位模式与所述多个逻辑门的所述输出的第一比较结果，所述第二输入包括所述已知初始位模式的逆与所述多个逻辑门的所述输出的第二比较结果，并且其中将所述xor逻辑门的输出与所述预期结果进行比较以确定所述故障注入攻击是否正在发生。
13、在一个或多个实施例中，所述故障注入包括增加的时钟频率和降低的电源电压中的一个或两个。
14、在一个或多个实施例中，所述故障检测电路是集成电路的一部分。
15、根据本专利技术的第二方面，提供一种集成电路，包括：
16、用于执行功能的电路系统；以及
17、故障检测电路，所述故障检测电路包括：
18、平行布置的多根导线，所述多根导线中的每根导线具有第一端和第二端；
19、多个反相器，每个反相器耦合到所述多根导线中的每根导线的所述第一端；
20、存储电路，所述存储电路耦合到所述多根导线中的每根导线的所述第二端；以及
21、耦合到所述存储电路的校验器电路，其中已知初始位模式被提供到所述多个反相器的输入，其中所述多个反相器的输出经由所述多根导线被提供到所述存储电路，其中所述校验器电路确定存储在所述存储电路中的所述多个反相器的所述输出是否为预期结果，并且其中如果所述输出不是所述预期结果，则所述校验器电路提供故障注入攻击正在发生的指示。
22、在一个或多个实施例中，所述存储电路响应于时钟信号而存储所述多个反相器的所述输出。
23、在一个或多个实施例中，所述多个反相器中的每个反相器是可配置反相器。
24、在一个或多个实施例中，所述已知初始位模式仅在启动时提供一次。
25、在一个或多个实施例中，所述校验器电路另外包括用于对存储在所述存储电路中的每个位与所述已知初始位模式的每个位执行按位异或(xor)的xor逻辑门，其中将所述xor逻辑门的输出与所述预期结果进行比较，并且其中如果所述xor的所述输出不等于所述预期结果，则所述校验器电路提供所述指示。
26、在一个或多个实施例中，所述校验器电路另外包括用于接收第一输入和第二输入的异或(xor)逻辑门，所述第一输入包括所述已知初始位模式与所述多个反相器的所述输出的第一比较结果，所述第二输入包括所述已知初始位模式的逆与所述多个反相器的所述输出的第二比较结果，并且其中将所述xor逻辑门的输出与所述预期结果进行比较以确定所述故障注入攻击是否正在发生。
27、在一个或多个实施例中，所述故障注入包括增加的时钟频率和降低的电源电压中的一个或两个。
28、根据本专利技术的第三方面，提供一种用于检测集成电路中的故障注入攻击的方法，所述方法包括：
29、将包括多个位的已知初始值提供到存储电路；
30、将所述初始值从所述存储电路提供到反相器的输入以产生反转的初始值；
31、将所述反转的初始值驱动到耦合到所述存储电路的多根平行导线上；
32、将从所述多根平行导线接收的值存储在所述存储电路中；以及
33、当存储的值不等于预期值时，确定所述故障注入攻击已发生。
34、在一个或多个实施例中，将值存储在所述存储电路中另外包括响应于时钟信号而将值存储在所述存储电路中。
35、在一个或多个实施例中，所述方法另外包括：
36、对存储在所述存储电路中的每个位与所述已知初始位模式的每个位执行按位异或(xor)；以及
37、将所述按位xor的输出与所述预期结果进行比较，并且其中如果所述xor的本文档来自技高网...
【技术保护点】
1.一种集成电路中的故障检测电路，其特征在于，所述故障检测电路包括：
2.根据权利要求1所述的故障检测电路，其特征在于，所述存储电路是寄存器。
3.根据权利要求1所述的故障检测电路，其特征在于，所述存储电路响应于时钟信号而存储所述多个逻辑门的所述输出。
4.根据权利要求1所述的故障检测电路，其特征在于，所述多个逻辑门是反相器。
5.根据权利要求1所述的故障检测电路，其特征在于，所述已知初始位模式仅在所述集成电路启动时提供一次。
6.根据权利要求1所述的故障检测电路，其特征在于，所述校验器电路另外包括用于对存储在所述存储电路中的每个位与所述已知初始位模式的每个位执行按位异或(XOR)的XOR逻辑门，其中将所述XOR逻辑门的输出与所述预期结果进行比较，并且其中如果所述XOR逻辑门的所述输出不等于所述预期结果，则所述校验器电路提供所述指示。
7.根据权利要求1所述的故障检测电路，其特征在于，所述校验器电路另外包括用于接收第一输入和第二输入的异或(XOR)逻辑门，所述第一输入包括所述已知初始位模式与所述多个逻辑门的所
8.根据权利要求1所述的故障检测电路，其特征在于，所述故障注入包括增加的时钟频率和降低的电源电压中的一个或两个。
9.一种集成电路，其特征在于，包括：
10.一种用于检测集成电路中的故障注入攻击的方法，其特征在于，所述方法包括：
...【技术特征摘要】
1.一种集成电路中的故障检测电路，其特征在于，所述故障检测电路包括：
2.根据权利要求1所述的故障检测电路，其特征在于，所述存储电路是寄存器。
3.根据权利要求1所述的故障检测电路，其特征在于，所述存储电路响应于时钟信号而存储所述多个逻辑门的所述输出。
4.根据权利要求1所述的故障检测电路，其特征在于，所述多个逻辑门是反相器。
5.根据权利要求1所述的故障检测电路，其特征在于，所述已知初始位模式仅在所述集成电路启动时提供一次。
6.根据权利要求1所述的故障检测电路，其特征在于，所述校验器电路另外包括用于对存储在所述存储电路中的每个位与所述已知初始位模式的每个位执行按位异或(xor)的xor逻辑门，其中将所述xor逻辑门的输出与所述预期结果进行比较，并且其中如...
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