System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 电路和方法技术_技高网
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电路和方法技术

技术编号:40487605 阅读:10 留言:0更新日期:2024-02-26 19:19
提供了一种电路,该电路包括高速缓存存储装置,该高速缓存存储装置包括随机存取存储器存储元件阵列,该高速缓存存储装置被配置为将数据存储为高速缓存存储数据单元;其中,该高速缓存存储装置包括多个高速缓存扇区,每个高速缓存扇区包括m个高速缓存存储数据单元,其中,m是大于1的整数,该高速缓存存储装置被配置为使得在访问给定高速缓存扇区中的给定高速缓存存储数据单元之后,当下一次访问是访问该给定高速缓存扇区内的另一高速缓存存储数据单元时,该下一次访问的能量需求和/或延迟低于该下一次访问是访问不同于该给定高速缓存扇区的高速缓存扇区中的高速缓存存储数据单元时;以及用于控制对该高速缓存存储装置的访问的控制电路。

【技术实现步骤摘要】


技术介绍

1、本公开涉及数据处理。

2、高速缓存存储器电路用于例如数据处理电路与主存储器之间,以提供数据处理电路所使用(或预期使用)的数据项的临时存储。高速缓存存储器电路通常比主存储器小,并且比主存储器快。

3、正是在这种背景下,出现了本公开。


技术实现思路

1、在一个示例性布置中,提供了一种电路,该电路包括:

2、控制电路,该控制电路用于控制对高速缓存存储装置的访问,该高速缓存存储装置包括随机存取存储器存储元件阵列,该高速缓存存储装置被配置为将数据存储为高速缓存存储数据单元;其中,高速缓存存储装置包括多个高速缓存扇区,每个高速缓存扇区包括m个高速缓存存储数据单元,其中,m是大于1的整数,该高速缓存存储装置被配置为使得在访问给定高速缓存扇区中的给定高速缓存存储数据单元之后,当下一次访问是访问给定高速缓存扇区内的另一高速缓存存储数据单元时,该下一次访问的能量需求和/或延迟低于下一次访问是访问不同于给定高速缓存扇区的高速缓存扇区中的高速缓存存储数据单元时;

3、控制电路被配置为控制具有相关联存储器地址的数据单元到从适用于该存储器地址的一组n个高速缓存存储数据单元中选择的高速缓存存储数据单元的存储,其中,n等于至少2倍于m的整数倍,并且每组n个高速缓存存储数据单元包括至少两个高速缓存扇区;

4、其中,控制电路被配置为控制一组数据单元的写入,对于该组数据单元,与那些数据单元相关联的存储器地址具有预先确定的关系,并且对于该组数据单元,给定的一组高速缓存存储数据单元适用于那些存储器地址,适用于给定的一组高速缓存存储数据单元的同一高速缓存扇区。

5、在另一个示例性布置中,提供了一种方法,该方法包括:

6、通过包括多个高速缓存扇区的随机存取存储器存储元件阵列将高速缓存数据存储为高速缓存数据存储单元,每个高速缓存扇区包括m个高速缓存存储数据单元(其中,m是大于1的整数),并且被配置为使得在访问给定高速缓存扇区中的给定高速缓存存储数据单元之后,当下一次访问是访问给定高速缓存扇区内的另一高速缓存存储数据单元时,该下一次访问的能量需求和/或延迟低于该下一次访问是访问不同于给定高速缓存扇区的高速缓存扇区中的高速缓存存储数据单元时;并且

7、控制对高速缓存存储装置的访问,该高速缓存存储装置包括控制具有相关联存储器地址的数据单元到从适用于该存储器地址的一组n个高速缓存存储数据单元中选择的高速缓存存储数据单元的存储,其中,n等于至少2倍于m的整数倍,并且每组n个高速缓存存储数据单元包括至少两个高速缓存扇区;

8、其中,控制步骤包括控制一组数据单元的写入,对于该组数据单元,与那些数据单元相关联的存储器地址具有预先确定的关系,并且对于该组数据单元,给定的一组高速缓存存储数据单元适用于那些存储器地址,适用于给定的一组高速缓存存储数据单元的同一高速缓存扇区。

9、本公开的另外的相应方面和特征由所附权利要求限定。

本文档来自技高网...

【技术保护点】

1.一种电路,包括:

2.根据权利要求1所述的电路,其中,所述预先确定的关系是使得与那些数据单元相关联的所述存储器地址在彼此的预先确定的阈值间隔内。

3.根据权利要求1或权利要求2所述的电路,其中,所述预先确定的关系是使得与那些数据单元相关联的所述存储器地址是相邻的存储器地址。

4.根据权利要求1至3中任一项所述的电路,其中,所述控制电路被配置为,响应于将具有给定存储器地址的数据单元写入所述高速缓存存储装置的启动,检测适用于所述给定存储器地址的所述一组高速缓存存储数据单元是否已经存储一个或多个其他数据单元,对于所述其他数据单元,与那些数据单元相关联的存储器地址与所述给定存储器地址具有预先确定的关系。

5.根据权利要求4所述的电路,其中,当适用于所述给定存储器地址的所述一组高速缓存存储数据单元已经存储一个或多个其他数据单元时,所述控制电路被配置为选择存储所述一个或多个其他数据单元的可用的高速缓存存储数据单元和高速缓存扇区,对于所述其他数据单元,与那些数据单元相关联的所述存储器地址与所述给定存储器地址具有所述预先确定的关系。

>6.根据权利要求4或权利要求5所述的电路,其中,当适用于所述给定存储器地址的所述一组高速缓存存储数据单元没有存储其他数据单元时,所述控制电路被配置为选择所述一组n个高速缓存存储数据单元的可用高速缓存存储数据单元,对于所述其他数据单元,与那些数据单元相关联的所述存储器地址与所述给定存储器地址具有所述预先确定的关系。

7.根据前述权利要求中任一项所述的电路,其中,所述控制电路被配置为根据存储器地址的预先确定的部分来选择适用于所述存储器地址的所述一组n个高速缓存存储单元。

8.根据权利要求7所述的电路,其中,所述控制电路被配置为控制标签数据的存储,所述标签数据指示除所述预先确定的部分以外的所述地址的一个或多个部分。

9.根据权利要求8所述的电路,其中,所述标签数据包括所述地址的至少一个最低有效位。

10.根据权利要求9所述的电路,其中,所述标签数据包括所述地址的与所述至少两个最低有效位相隔一个或多个位的至少一个另外的位。

11.根据前述权利要求中任一项所述的电路,其中,所述控制电路被配置为作为一组数据写入选择性地执行从高速缓存扇区中的所述高速缓存存储数据单元到主存储器的数据写入操作。

12.根据权利要求1所述的电路,包括:

13.根据权利要求12所述的电路,其中,所述主存储器包括动态随机存取存储器DRAM,所述动态随机存取存储器包括多个DRAM扇区,每个DRAM扇区存储多个数据单元,所述DRAM被配置为使得在访问给定DRAM扇区中的给定数据单元后,当下一次访问是访问所述DRAM扇区内的另一数据单元时,所述下一次访问的能量需求和/或延迟低于所述下一次访问是访问不同于所述给定DRAM扇区的DRAM扇区中的数据单元时。

14.根据权利要求13所述的电路,其中,DRAM扇区大于高速缓存扇区。

15.根据权利要求13或权利要求14所述的电路,其中,所述预先确定的关系是使得与所述一组数据单元相关联的所述存储器地址在所述同一DRAM扇区中。

16.根据权利要求13至15中任一项所述的电路,其中,所述控制电路被配置为响应于高速缓存写入策略来控制数据单元的写入,所述高速缓存写入策略将相应的选择标准与适用于待存储的数据单元的所述存储器地址的所述一组n个高速缓存存储数据单元相关联。

17.根据权利要求16所述的电路,其中,所述控制电路响应于与适用于待存储的数据单元的所述存储器地址的所述一组n个高速缓存存储数据单元相关联的相应成本因素。

18.根据权利要求17所述的电路,其中,高速缓存存储数据单元的所述成本因素指示与通过所述高速缓存存储数据单元存储所述数据单元相关联的能量和/或延迟成本。

19.根据前述权利要求中任一项所述的电路,其中,所述随机存取存储器存储元件阵列包括静态随机存取存储器存储元件阵列,并且其中,所述控制电路被配置为控制对所述高速缓存存储装置的组相联访问。

20.一种方法,包括:

...

【技术特征摘要】

1.一种电路,包括:

2.根据权利要求1所述的电路,其中,所述预先确定的关系是使得与那些数据单元相关联的所述存储器地址在彼此的预先确定的阈值间隔内。

3.根据权利要求1或权利要求2所述的电路,其中,所述预先确定的关系是使得与那些数据单元相关联的所述存储器地址是相邻的存储器地址。

4.根据权利要求1至3中任一项所述的电路,其中,所述控制电路被配置为,响应于将具有给定存储器地址的数据单元写入所述高速缓存存储装置的启动,检测适用于所述给定存储器地址的所述一组高速缓存存储数据单元是否已经存储一个或多个其他数据单元,对于所述其他数据单元,与那些数据单元相关联的存储器地址与所述给定存储器地址具有预先确定的关系。

5.根据权利要求4所述的电路,其中,当适用于所述给定存储器地址的所述一组高速缓存存储数据单元已经存储一个或多个其他数据单元时,所述控制电路被配置为选择存储所述一个或多个其他数据单元的可用的高速缓存存储数据单元和高速缓存扇区,对于所述其他数据单元,与那些数据单元相关联的所述存储器地址与所述给定存储器地址具有所述预先确定的关系。

6.根据权利要求4或权利要求5所述的电路,其中,当适用于所述给定存储器地址的所述一组高速缓存存储数据单元没有存储其他数据单元时,所述控制电路被配置为选择所述一组n个高速缓存存储数据单元的可用高速缓存存储数据单元,对于所述其他数据单元,与那些数据单元相关联的所述存储器地址与所述给定存储器地址具有所述预先确定的关系。

7.根据前述权利要求中任一项所述的电路,其中,所述控制电路被配置为根据存储器地址的预先确定的部分来选择适用于所述存储器地址的所述一组n个高速缓存存储单元。

8.根据权利要求7所述的电路,其中,所述控制电路被配置为控制标签数据的存储,所述标签数据指示除所述预先确定的部分以外的所述地址的一个或多个部分。

9.根据权利要求8所述的电路,其中,所述标签数据包括所述地址的至少一个最低有效位。

10.根据权利要求9所述的电路,其中,所...

【专利技术属性】
技术研发人员:安德鲁·戴维·图恩肖恩·詹姆斯·萨里斯布瑞爱德华·马丁·小麦库姆斯
申请(专利权)人:Arm有限公司
类型:发明
国别省市:

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