【技术实现步骤摘要】
本专利技术涉及芯片设计，具体而言，涉及一种芯片设计优化方法、装置、电子设备及存储介质。
技术介绍
1、数字电路的半定制物理设计是将完成功能描述的电路转换为门级网表后，将门级网表转换为物理布局的过程。
2、对于芯片设计中需要互连的逻辑块，由于构成逻辑块的标准单元的数据量大，因此，在物理设计过程中会有大量单向线网在逻辑块之间迂回绕线，且标准单元的摆放随机性也很大，导致芯片设计的性能损失非常严重。
技术实现思路
1、本专利技术的目的在于，针对上述现有技术中的不足，提供一种芯片设计优化方法、装置、电子设备及存储介质，以便减少迂回绕线，保证有序排布，使芯片设计具有最佳性能。
2、为实现上述目的，本申请实施例采用的技术方案如下：
3、第一方面，本申请实施例提供了一种芯片设计优化方法，所述方法包括：
4、获取预设芯片设计的逻辑连接关系；
5、根据所述逻辑连接关系中相邻逻辑块之间的互连端脚，在所述相邻逻辑块上添加所述互连端脚对应的锚点；
6、对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息；
7、根据所述相邻逻辑块优化后的连接信息，对所述预设芯片设计进行布局及时钟树综合，得到优化后的芯片设计。
8、可选的，所述对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息，包括：
9、根据所述预设芯片设计的金属层数、所述相邻逻辑块的互连端
10、可选的，所述对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息，包括：
11、获取多个单位长度插入多种延时单元与多个单位延时的对应关系；
12、根据所述相邻逻辑块之间的距离，从所述对应关系中确定目标单位长度、目标延时单元和目标单位延时；
13、根据所述相邻逻辑块之间的距离和目标单位长度，确定所述目标延时单元的插入数量；
14、根据所述目标单位长度和所述插入数量，在所述互连端脚对应的锚点之间的互连线段上插入所述目标延时单元。
15、可选的，所述获取多个单位长度插入多种延时单元与多个单位延时的对应关系，包括：
16、创建网表文件，所述网表文件包括：两个寄存器；
17、在所述两个寄存器之间以所述多个单位长度分别插入所述多种延时单元；
18、确定以每个单位长度插入每种延时单元后，所述两个寄存器之间的单位延时；
19、确定所述每个单位长度、所述每种延时单元和对应的单位延时的对应关系。
20、可选的，所述根据所述逻辑连接关系中相邻逻辑块之间的互连端脚，在所述相邻逻辑块上添加所述互连端脚对应的锚点之前，所述方法还包括：
21、获取所述互连端脚的数量；
22、根据所述预设芯片设计的金属层数、所述相邻逻辑块之间的走线空间尺寸和所述互连端脚的数量，确定所述相邻逻辑块之间的走线空间尺寸是否满足所有互连端脚的互连；
23、所述根据所述逻辑连接关系中相邻逻辑块之间的互连端脚，在所述相邻逻辑块上添加所述互连端脚对应的锚点，包括：
24、若所述相邻逻辑块之间的走线空间尺寸满足所述所有互连端脚的互连，根据所述逻辑连接关系中相邻逻辑块之间的互连端脚，在所述相邻逻辑块上添加所述互连端脚对应的锚点。
25、可选的，所述根据所述预设芯片设计的金属层数、所述相邻逻辑块之间的走线空间尺寸和所述互连端脚的数量，确定所述相邻逻辑块之间的走线空间尺寸是否满足所有互连端脚的互连之后，所述方法还包括：
26、若所述相邻逻辑块之间的走线空间尺寸满足所述所有互连端脚的互连，根据所述预设芯片设计的金属层数、所述相邻逻辑块之间的走线空间尺寸和所述互连端脚的数量，计算所述互连线段的金属宽度和所述互连线段的间距。
27、可选的，所述对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息，包括：
28、减小所述互连端脚对应的锚点之间的互连线段的电阻电容，和/或，增加所述互连端脚对应的锚点之间的互连线段的寄生参数的金属，得到所述相邻逻辑块优化后的连接信息。
29、第二方面，本申请实施例还提供一种芯片设计优化装置，所述装置包括：
30、连接关系获取模块，用于获取预设芯片设计的逻辑连接关系；
31、锚点添加模块，用于根据所述逻辑连接关系中相邻逻辑块之间的互连端脚，在所述相邻逻辑块上添加所述互连端脚对应的锚点；
32、连接优化模块，用于对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息；
33、时序优化模块，用于根据所述相邻逻辑块优化后的连接信息，对所述预设芯片设计进行布局及时钟树综合，得到优化后的芯片设计。
34、可选的，所述连接优化模块，具体用于根据所述预设芯片设计的金属层数、所述相邻逻辑块的互连端脚对应的锚点之间的互连线段的数量以及所述相邻逻辑块之间的通道宽度，确定每个金属层的线段数量、锚点金属宽度以及相邻锚点的间距。
35、可选的，所述连接优化模块，包括：
36、关系获取单元，用于获取多个单位长度插入多种延时单元与多个单位延时的对应关系；
37、目标确定单元，用于根据所述相邻逻辑块之间的距离，从所述对应关系中确定目标单位长度、目标延时单元和目标单位延时；
38、数量确定单元，用于根据所述相邻逻辑块之间的距离和目标单位长度，确定所述目标延时单元的插入数量；
39、延时插入单元，用于根据所述目标单位长度和所述插入数量，在所述互连端脚对应的锚点之间的互连线段上插入所述目标延时单元。
40、可选的，所述连接优化模块，具体用于创建网表文件，所述网表文件包括：两个寄存器；在所述两个寄存器之间以所述多个单位长度分别插入所述多种延时单元；确定以每个单位长度插入每种延时单元后，所述两个寄存器之间的单位延时；确定所述每个单位长度、所述每种延时单元和对应的单位延时的对应关系。
41、可选的，所述锚点添加模块之前，所述装置还包括：
42、端脚数量获取模块，用于获取所述互连端脚的数量；
43、空间判断模块，用于根据所述预设芯片设计的金属层数、所述相邻逻辑块之间的走线空间尺寸和所述互连端脚的数量，确定所述相邻逻辑块之间的走线空间尺寸是否满足所有互连端脚的互连；
44、所述锚点添加模块，具体用于若所述相邻逻辑块之间的走线空间尺寸满足所述所有互连端脚的互连，根据所述逻辑连接关系中相邻逻辑块之间的互连端脚，在所述相邻逻辑块上添加所述互连端脚对应的锚点。
45、可选的，所述空间判断模块之后，所述装置本文档来自技高网...
【技术保护点】
1.一种芯片设计优化方法，其特征在于，所述方法包括：
2.如权利要求1所述的方法，其特征在于，所述对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息，包括：
3.如权利要求1所述的方法，其特征在于，所述对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息，包括：
4.如权利要求3所述的方法，其特征在于，所述获取多个单位长度插入多种延时单元与多个单位延时的对应关系，包括：
5.如权利要求1所述的方法，其特征在于，所述根据所述逻辑连接关系中相邻逻辑块之间的互连端脚，在所述相邻逻辑块上添加所述互连端脚对应的锚点之前，所述方法还包括：
6.如权利要求5所述的方法，其特征在于，所述根据所述预设芯片设计的金属层数、所述相邻逻辑块之间的走线空间尺寸和所述互连端脚的数量，确定所述相邻逻辑块之间的走线空间尺寸是否满足所有互连端脚的互连之后，所述方法还包括：
7.如权利要求3所述的方法，其特征在于，所述对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块
8.一种芯片设计优化装置，其特征在于，所述装置包括：
9.一种电子设备，其特征在于，包括：处理器、存储介质和总线，所述存储介质存储有所述处理器可执行的程序指令，当电子设备运行时，所述处理器与所述存储介质之间通过总线通信，所述处理器执行所述程序指令，以执行如权利要求1至7任一项所述的芯片设计优化方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行如权利要求1至7任一项所述的芯片设计优化方法的步骤。
...【技术特征摘要】
1.一种芯片设计优化方法，其特征在于，所述方法包括：
2.如权利要求1所述的方法，其特征在于，所述对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息，包括：
3.如权利要求1所述的方法，其特征在于，所述对所述互连端脚对应的锚点之间的互连线段进行优化，得到所述相邻逻辑块优化后的连接信息，包括：
4.如权利要求3所述的方法，其特征在于，所述获取多个单位长度插入多种延时单元与多个单位延时的对应关系，包括：
5.如权利要求1所述的方法，其特征在于，所述根据所述逻辑连接关系中相邻逻辑块之间的互连端脚，在所述相邻逻辑块上添加所述互连端脚对应的锚点之前，所述方法还包括：
6.如权利要求5所述的方法，其特征在于，所述根据所述预设芯片设计的金属层数、所述相邻逻辑块之间的走线空间尺...
【专利技术属性】
技术研发人员：边少鲜，
申请(专利权)人：飞腾信息技术有限公司，
类型：发明
国别省市：
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