具备密封层的半导体器件及半导体器件的制造方法技术

本发明专利技术提供一种具备密封层的半导体器件及半导体器件的制造方法。该半导体器件包括：半导体芯片（１１），具有电极（１２）；接线柱（４０）；密封层（７０），密封上述半导体芯片及上述接线柱；第一布线（３３），设在上述密封层的一个面上，与上述电极及上述接线柱电连接；以及第二布线（８３），设在上述密封层的另一个面上，与上述接线柱电连接；该半导体器件具有将上述第一布线（３３、３６）与上述接线柱电连接的通孔导体（１０１）以及将上述第二布线（８３）与上述接线柱电连接的通孔导体（１０２）中的至少某一个，上述接线柱与上述通孔导体相互接触的界面上的上述接线柱的面积，比上述界面上的上述通孔导体的面积大。

【技术实现步骤摘要】

本专利技术涉及具备将半导体芯片及接线柱密封的密封层的半导体器件及半导体器 件的制造方法。
技术介绍
在日本特开2008-42063号公报中记载了在基板上形成通孔，并通过在通孔中填 充导体，来进行在基板的一个面上安装的半导体芯片的电极与在基板的另一个面上形成的 外部电极的电连接的结构。但是，由于半导体芯片安装在基板上，因此因基板的厚度导致半导体器件整体变 厚。因而，尝试着将半导体芯片安装在绝缘膜上。在绝缘膜单体中绝缘膜会变形，因此在将 绝缘膜支承在支承基材上的状态下，在该绝缘膜上安装半导体芯片。并且，在该绝缘膜上使 密封层模压成形之后，通过蚀刻等去除基材。然后，在绝缘膜上形成贯通至半导体芯片的电 极的通孔之后、在通孔内设置导体，或在绝缘膜及密封层上使通孔贯通之后、通过在通孔的 壁面设置导体的镀层等来进行层间连接。并且，在绝缘膜和/或密封层的表面将布线构图。但是，在对通孔的壁面镀导体的情况下，存在花费时间且成本也高的问题。
技术实现思路
本专利技术的目的是快速且低价格地形成半导体器件的通孔内的导体。一种半导体器件，具备半导体芯片，具有电极；第一绝缘膜，设有与电极电连接 的第一布线，在一个面上固定了半导体芯片；第二绝缘膜，与第一绝缘膜的固定了半导体芯 片的面相对配置，设有第二布线；接线柱设置在第一绝缘膜与第二绝缘膜的相对面的一方 且半导体芯片的侧方，由将第一布线和第二布线电连接的导体构成；以及密封层，设置在第 一绝缘膜和第二绝缘膜之间，密封半导体芯片及接线柱。因此，能够快速且低价格地形成半 导体器件的通孔内的导体。根据本专利技术的一个方式，提供一种半导体器件，包括半导体芯片(11)，具有电极 12 ；接线柱40 ；密封层70，密封上述半导体芯片11及上述接线柱40 ；第一布线33，设置在 上述密封层70的一个面上，与上述电极12及上述接线柱40电连接；以及第二布线83，设 置在上述密封层70的另一个面上，与上述接线柱40电连接，上述半导体器件具有将上述第 一布线33、36与上述接线柱40电连接的通孔导体101以及将上述第二布线83与上述接线 柱40电连接的通孔导体102中的至少一个，上述接线柱40和上述通孔导体相互接触的界 面上的上述接线柱40的面积比上述界面上的上述通孔导体的面积大。根据本专利技术的其他方式，提供一种半导体器件的制造方法，将具有电极(12)的半 导体芯片(11)和接线柱(40)通过密封层(70)密封；在上述密封层(70)的一个面，形成 与上述电极(12)电连接的第一布线(33)；在上述密封层(70)的另一个面形成第二布线 (83)，通过上述接线柱(40)将上述第一布线(33)和上述第二布线(83)电连接。根据本专利技术，能够提高半导体器件的表面的布线的自由度。附图说明图1是有关本专利技术的第一实施方式的半导体器件IA的截面图。图2是半导体器件IA的制造方法的说明图。图3是半导体器件IA的制造方法的说明图。图4是半导体器件IA的制造方法的说明图。图5是半导体器件IA的制造方法的说明图。图6是半导体器件IA的制造方法的说明图。图7是半导体器件IA的制造方法的说明图。图8是半导体器件IA的制造方法的说明图。图9是半导体器件IA的制造方法的说明图。图10是半导体器件IA的制造方法的说明图。图11是半导体器件IA的制造方法的说明图。图12是半导体器件IA的制造方法的说明图。图13是半导体器件IA的制造方法的说明图。图14是有关本专利技术的第二实施方式的半导体器件IB的截面图。图15是埋入布线36的俯视图。图16是半导体器件IB的制造方法的说明图。图17是半导体器件IB的制造方法的说明图。图18是半导体器件IB的制造方法的说明图。图19是半导体器件IB的制造方法的说明图。图20是半导体器件IB的制造方法的说明图。图21是半导体器件IB的制造方法的说明图。图22是半导体器件IB的制造方法的说明图。图23是半导体器件IB的制造方法的说明图。图24是半导体器件IB的制造方法的说明图。图25是半导体器件IB的制造方法的说明图。图26是半导体器件IB的制造方法的说明图。图27是半导体器件IB的制造方法的说明图。图28是半导体器件IB的制造方法的说明图。图29是有关本专利技术的第一变形例的半导体器件IC的截面图。图30是有关本专利技术的第二变形例的半导体器件ID的截面图。图31是有关本专利技术的第三实施方式的半导体器件IE的截面图。图32是半导体器件IE的制造方法的说明图。图33是半导体器件IE的制造方法的说明图。图34是半导体器件IE的制造方法的说明图。图35是半导体器件IE的制造方法的说明图。图36是半导体器件IE的制造方法的说明图。图37是半导体器件IE的制造方法的说明图。图38是半导体器件IE的制造方法的说明图。图39是半导体器件IE的制造方法的说明图。图40是有关本专利技术的第三变形例的半导体器件的制造方法的说明图。图41是有关本专利技术的第三变形例的半导体器件的制造方法的说明图。图42是有关本专利技术的第三变形例的半导体器件的制造方法的说明图。图43是有关本专利技术的第三变形例的半导体器件的制造方法的说明图。图44是有关本专利技术的第四变形例的半导体器件的制造方法的说明图。图45是有关本专利技术的第四变形例的半导体器件的制造方法的说明图。图46是有关本专利技术的第四变形例的半导体器件的制造方法的说明图。图47的(a)、(b)、(c)是表示其他方式的半导体结构体的截面图。具体实施例方式以下，利用附图说明用于实施本专利技术的优选方式。只是，在以下所述的实施方式 中，进行了用于实施本专利技术而在技术上优选的各种限定，但并不是将专利技术范围限定于以下 的实施方式及图示例。<第一实施方式>图1是有关本专利技术的第一实施方式的半导体器件IA的截面图。该半导体器件IA 是将半导体结构体10封装而成的。半导体结构体10具备半导体芯片11及多个电极12。 半导体芯片11是在硅基板的半导体基板上设置集成电路而成的。多个电极12设置在半导 体芯片11的下面。电极12由Cu构成。另外，电极12也可以是布线的一部分。如图1所示，半导体结构体10的下面通过接合树脂层20接合在第一绝缘膜30的 上面。接合树脂层20由环氧类树脂等热固化性树脂构成，具有绝缘性。接合树脂层20未 被纤维增强。第一绝缘膜30是纤维增强树脂膜。具体而言，第一绝缘膜30由玻璃布基材环氧 树脂、玻璃布基材聚酰亚胺树脂或其他玻璃布基材绝缘性树脂复合材料构成。在第一绝缘膜30及接合树脂层20中，在与电极12对应的位置上分别形成有通孔 31、21。此外，在第一绝缘膜30的上面，与半导体结构体10相邻地形成有由导体构成的多 个接线柱40。在第一绝缘膜30中，在与多个接线柱40对应的位置上分别形成有通孔32。在第一绝缘膜30的下面，与在通孔21、31、32中填充的导体一体地设有下层布线 (第一布线)33。下层布线33使电极12和接线柱40导通。下层布线33由下层外涂层60覆盖。在下层外涂层60中的与下层布线33的接触 焊盘34重叠的部分，形成有开口 61，在接触焊盘34上形成焊料凸起等。在第一绝缘膜30的上面，设有将半导体结构体10及接线柱40密封的密封层70。 密封层70由环氧类树脂、聚酰亚胺类树脂或其他的绝缘性树脂构成。密封本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体芯片（１１），具有电极（１２）；接线柱（４０）；密封层（７０），密封上述半导体芯片（１１）及上述接线柱（４０）；第一布线（３３），设在上述密封层（７０）的一个面上，与上述电极（１２）及上述接线柱（４０）电连接；以及第二布线（８３），设在上述密封层（７０）的另一个面上，与上述接线柱（４０）电连接；该半导体器件具有将上述第一布线（３３、３６）与上述接线柱（４０）电连接的通孔导体（３５ａ）以及将上述第二布线（８３）与上述接线柱（４０）电连接的通孔导体（８５ａ）中的至少某一个，上述接线柱（４０）与上述通孔导体相互接触的界面上的上述接线柱（４０）的面积，比上述界面上的上述通孔导体的面积大。

【技术特征摘要】
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【专利技术属性】
技术研发人员：定别当裕康，
申请(专利权)人：卡西欧计算机株式会社，
类型：发明
国别省市：JP[日本]