测量电阻值的方法及电路技术

本发明专利技术提供一种测量电阻值的方法及电路，该电路包括：一第一子电路，用以接收一输入电压，并产生一第一电压与一第二电压，该第一电压产生流经一电阻性装置的一第一电流，而该第二电压产生该第二电流；一节点，电性耦接至该电阻性装置，并具有一第三电压，该第三电压产生一第三电流；以及一第二子电路，用以产生一第四电压，其具有一逻辑态，表示该电阻性装置的逻辑态。本发明专利技术可以有效率并精确地测量电熔丝电阻值。

【技术实现步骤摘要】

本专利技术涉及电阻值。本专利技术的各实施例也提供更精确有效测量电熔丝(eFuse)电 阻值的方法，因此可克服使用测试器进行测量时所受到的限制。
技术介绍
目前的技术皆无法有效率并精确地测量电熔丝电阻值，在针对大量分析时更是如 此。一般来说，使用测试器的方法，包括施加一电压、测量其电流，进而依照该电压及电流计 算其电阻值。对存储器阵列的电熔丝电阻值而言，该方法是在测量一个存储器单元后始测 量下一个存储器单元，而每次测量时，测试器与存储器阵列间的连接皆需要耗费时间。使用 参数测量单元(parameter measurement unit, PMU)进行测量的方法则需要时间进行设定 及稳定。举例而言，某些方法下，连接、设定与稳定的时间，以及测量一存储器单元中的一电 熔丝的电阻值的时间约为220ms，而欲测量具有4k单元的存储器阵列单元总共要花15分 钟，如此一来，将使大量数据的统计分析变得欠缺效率。此特性将对电熔丝发展的可靠度及 品质造成影响。此外，每次对电熔丝进行测量时，电熔丝电阻值皆可能偏移，造成测量不精 确。再者，以高电流对存储器阵列的PMOS电阻值进行行选择时，会使电熔丝的编程装置进 入饱合模式，也影响测量的精确度。
技术实现思路
为克服上述现有技术的缺陷，本专利技术提供一种用于半导体芯片的方法，该半导体 芯片具有与一电阻性装置电性耦接的一第一电路，包括由该半导体芯片的外部对该第一 电路施加一外部输入电压以产生该半导体芯片外部的一外部输出电压；以及判断该电阻性 装置的一逻辑态依据该外部输出电压的一逻辑态。本专利技术提供另一电路，包括一第一子电路，用以接收一输入电压，并产生一第一电压 与一第二电压，该第一电压产生流经一电阻性装置的一第一电流，而该第二电压产生该第二电 流；一节点，电性耦接至该电阻性装置，并具有一第三电压，该第三电压产生一第三电流；以及 一第二子电路，用以产生一第四电压，其具有一逻辑态，表示该电阻性装置的逻辑态。本专利技术提供另一电路，位于一半导体芯片之中，包括一第一子电路，用以接收一 输入电压并产生一第一电流；一第一电流镜，用以将该第一电流镜射成一第二电流；一第 二电流镜，用以将该第二电流镜射成一第三电流；一第三电流镜，用以将该第一电流镜射成 一第四电流，该第四电流透过一电阻性装置流过一电流路径；一第二子电路，用以在该电流 路径上接收一电阻电压，并产生一第五电流；以及一第三子电路，用以依据该第三电流与该 第五电流产生一输出电压；该输出电压的一逻辑态表示该电阻性装置的一逻辑态。本专利技术可以有效率并精确地测量电熔丝电阻值。附图说明图1为具有本专利技术各实施例所述优点的存储器阵列100。图2为依据本专利技术一实施例用以测量电熔丝电阻值的电路200。图3为依照本专利技术实施例操作电路100的方法流程图300。图4为依照本专利技术实施例判断(测量)电熔丝214电阻值的方法流程图400。其中，附图标记说明如下100 存储器阵列；115 编程装置；116 控制位线选取晶体管；114 电熔丝；231 Vref使能晶体管；280 放大器；Rl 电阻器；14 电流；BL 位线；WL 字线；Iex 电流计；Mex 电压计。具体实施例方式下文为介绍本专利技术的最佳实施例。各实施例用以说明本专利技术的原理，但非用以限 制本专利技术。本专利技术的范围当以随附的权利要求为准。存储器阵列图1为具有本专利技术各实施例所述优点的存储器阵列100。为方便说明，存储器阵 列100包括m条位线BL与η条字线WL。各位线BL皆连接至位线选取晶体管116与多个η 存储器单元，而各个存储器单元皆包括一电熔丝114与一编程装置(例如晶体管)115。位 线BL用以控制位线选取晶体管116。当位线BL使能时(例如以高态驱动)，将开启晶体管 116，而当其禁能时(例如以低态驱动)，将关闭晶体管116。字线WL控制(例如开启或关 闭)一对应编程晶体管115。电路110包括晶体管116(0，0)、电熔丝114(0，0)，与晶体管 115 (0，0)，本文将配合下述图2说明这些元件。电熔丝114通常包括两逻辑态，例如低态及高态。在一实施例中，当电熔丝114的 电阻值为低态时，则电熔丝114为低态，而当电熔丝114的电阻值为高态时，则电熔丝114 为高态。为方便说明，电熔丝114的电阻值的代号为R，在一实施例中，其低态约为2000hm 而高态约为lOKOhm。晶体管115可被称为选取器或编程晶体管。当欲存取电熔丝114(例 如电熔丝114 (0,0)时，将使能一对应位线BL (例如BL (0))与对应字线WL (例如WL (0))，接 着使能对应的晶体管116(0,0)与115(0,0).各实施例的特征本专利技术的各实施例提供精确有效测量电熔丝114电阻值的方法。举例而言，在一实施例中，测量电熔丝114的电路(例如下述图2的电路200)PS位于该存储器阵列(例如 存储器阵列100)的一相同的半导体芯片之中，由于此电路可避免采用外部测试器进行通 信连接所花费的时间，因此能够进行有效率的测量。在一应用中，借由适当地触发存储器阵列(例如阵列100)的存储器单元的位置(例如选取位线BL与字线WL)，可对其电熔丝电 阻值进行快速测量。测量一存储器单元的一电熔丝114的电阻值仅需耗费约50ns，相较于 其他方法的220ms快得多。依照本专利技术的实施例，短时间内即可获得电熔丝电阻值，也可借 此取得大量电阻值数据(例如整个晶片或整批晶片的数据)，因而有助于设计师进行电路 特性分析。在其他实例中，本方法可收集晶片预烤前测试(pre-baked test)与晶片预烤后 测试(post-baked test)的大量电阻值数据，并依据不同的测试数据分析电熔丝电阻值。 本专利技术所提供的大量电阻值数据测试能力还具有其他好处，举例来说，对边限检验(margin checks)、屏蔽功能(screen functions)、及品质强化(quality enhancement)有所助益。测量电熔丝电阻 倌的电路实施例图2为依据本专利技术一实施例用以测量电熔丝电阻值的电路200。为方便说明，电路 200包括与图1的电路110对应的电路210。电路230接收该输入参考电压Vref，并由该参考电压Vref产生电压Vrefl与 Vref2。当电压Vref使能晶体管231，其产生流经晶体管241、电阻器Rl与晶体管231的电 流14，并在晶体管241的栅极与漏极上产生电压Vrefl。本领域技术人员可了解到，由于晶 体管231是一 NM0S，电流14会与电压Vref呈正比。在一实施例中，参考电阻值，例如电阻值Rref，是由电压Vref所产生。当电压 Vrefl产生时，Op放大器280将欲输出至线281上的电压Vrefl予以缓冲，使得位于电路 200芯片外部的电压测量装置(例如电压计Mex)可测量此电压Vrefl。此外，由于电流14 是镜射自流经晶体管270的电流16，所以晶体管270的漏极可耦接至位于电路200的芯片 外部的一电流计(例如电流计)Iex，并以该电流计Iex对电流16或电流14进行测量。在 一实施例中，外部的电流计Iex具有与Vrefl相同的电压值，以使电流16与电流14间有更 佳的镜射关系。此乃因为，欲达到较佳的电流镜射效果，晶体管2本文档来自技高网...

【技术保护点】
一种用于半导体芯片的方法，该半导体芯片具有与一电阻性装置电性耦接的一第一电路，包括：由该半导体芯片的外部对该第一电路施加一外部输入电压以产生该半导体芯片外部的一外部输出电压；以及判断该电阻性装置的一逻辑态依据该外部输出电压的一逻辑态。

【技术特征摘要】
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【专利技术属性】
技术研发人员：许国原，陈柏宏，黄建程，苏布拉马尼肯基瑞，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]