参考电压调节器制造技术

一种参考电压调节器，用于一ｅＤＲＡＭ中，使其以一参考电平进行ＶＳＳ感测，其中一振荡器用以在存取之间传送取样与校正请求至一控制区块，该控制区块用以传送一脉冲，该脉冲用以定义一脉冲产生器进行取样与校正的时间长度，一参考产生器用以提供该参考电平至一比较器，而该比较器将该参考电平与该参考电压输出的取样值进行比较，该比较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求至一脉冲产生器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至一驱动器，而该驱动器用以调整该校正脉冲期间的参考电压输出。本发明专利技术能够在ｅＤＲＡＭ中产生准确参考电压电平。

【技术实现步骤摘要】

本专利技术大体涉及用于嵌入式动态随机随取存储器(eDRAM)的参考电压调节器，更 涉及使eDRAM进行VSS感测时能产生精确的参考电压电平。
技术介绍
欲达成快速的感测，并允许在较短的时间周期进行操作，仅使用电平为VDD —半 的参考电压是不够的。唯在感测放大器的晶体管上使用大漏源电压(Vds)方能达成快速的 感测。解决的方法包括视存储器单元存取晶体管的形态分别采用VSS感测或采用VDD感 测。例如，η型存取装置可采用VSS感测。当采用VSS感测时，需要一接近VSS的稳定参考 电平。有两种公知方法可产生该参考电平使用模拟调节器或使用参考单元。各个方法皆 有其优点及缺点。模拟的推拉电压调节器(push-pull voltage regulator)所使用的产生器占用相 对小的面积。然而，大的电压调节(dV/dl)需要大的储能电容(reservoircapacitor)以补 偿参考电平的涟波。通过改善模拟调节器的响应，可将参考电平的涟波最小化，但其主要得 靠增加待机电流才能达成。模拟调节器另外的问题则是在于如何产生接近VSS的稳定电平。传统使用参考单元的感测架构的阵列常需要增加额外的面积，而与一般存储器单 元不同的参考单元也会增加电路的复杂度。为了启动参考单元，需使用相异于电源供应电 压与接地电压的特定电压电平(> VDD或< VSS)。通常这些电平会与正常字线的电平相 同。内部产生器所增加的负担效率甚低，并且消耗大量功率。因此，需要一种能够在eDRAM中产生准确参考电压电平的新架构与方法。
技术实现思路
有鉴于此，本专利技术提供一种参考电压调节器，用于一嵌入式动态随机随取存储器 (eDRAM)中，使其以一参考电平进行VSS感测，包括一振荡器；一控制区块；一参考产生 器；一比较器；一脉冲产生器；一驱动器；以及一参考电压输出；其中该振荡器用以在每次 对该eDRAM进行存取之间传送取样与校正请求至该控制区块，该控制区块用以传送一脉 冲，该脉冲用以定义该脉冲产生器进行取样与校正的时间长度，该参考产生器用以提供该 参考电平至该比较器，而该比较器将该参考电平与该参考电压输出的取样值进行比较，比 较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求至该脉冲产生 器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至该驱动器，而该 驱动器用以调整该校正脉冲期间的参考电压输出。本专利技术另提供一种参考电压调节器，用于一嵌入式动态随机随取存储器(eDRAM) 中，使其以一参考电平进行VSS感测，包括一振荡器；一除频器；一控制区块；一参考产生 器；一差动放大器；一比较器；一脉冲产生器；一驱动器；以及一参考电压输出；其中该振 荡器用以在每次对该eDRAM进行存取之间传送取样与校正请求至该控制区块，该控制区块用以传送一脉冲，该脉冲用以定义该脉冲产生器进行取样与校正的时间长度，该参考产生 器用以提供该参考电平至该比较器，而该比较器将该参考电平与该参考电压输出的取样值 进行比较，比较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求 至该脉冲产生器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至该 驱动器，而该驱动器用以调整该校正脉冲期间的参考电压输出，而该参考电压调节器用以 调整一取样校正率，使得当该参考电平与该参考电压输出间的一差值增大时提高取样校正 率。本专利技术另提供一种参考电压调节器，用于一嵌入式动态随机随取存储器(eDRAM) 中，使其以一参考电平进行VSS感测，包括一温度控制振荡器(TCO)；—除频器；一控制区 块；一参考产生器；一差动放大器；一比较器；一脉冲产生器；一驱动器；以及一参考电压 输出；其中该TCO耦接至一除频器，该除频器用以在每次对该eDRAM进行存取之间传送取样 与校正请求至该控制区块，该控制区块用以传送一脉冲，该脉冲用以定义该脉冲产生器进 行取样与校正的时间长度，该参考产生器用以提供该参考电平至该比较器，而该比较器将 该参考电平与该参考电压输出的取样值进行比较，比较器用以决定该参考电压输出是否需 要校正，并依照其决定传送一校正请求至该脉冲产生器，该脉冲产生器用以依据该比较器 发出的该校正请求产生一校正脉冲至该驱动器，而该驱动器用以调整该校正脉冲期间的参 考电压输出，而该参考电压调节器用以调整一取样校正率，使得当该参考电平与该参考电 压输出间的一差值增大时提高取样校正率。本专利技术的优点包括相对公知技术(例如推拉放大器)消耗较低的功率，尤其在待 机模式下更是如此(例如在一般4MBit的实施例中，以32 μ A取代200-300 μ Α)、快速的反 应时间、面积小(虽然面积主要由储能电容决定)、高精确度，以及产生接近接地电平而易 于控制的电压(一般约IOOmVl),在此电平下传统放大器将会逐渐离开饱和区。VSS感测可 允许以较低VDD值运作，并增加通过感测放大器的电流。当目标参考电压与实际输出电压 间的差值较大时，eDRAM中电压调节器的“取样与校正”架构可使取样/校正率升高。附图说明图1为依照本专利技术一实施例的eDRAM感测架构简图。图2为本专利技术一实施例的参考电压(VREF)调节器架构。图3为图2的VREF调节器的波形。其中，附图标记说明如下100 VREF 调节器；200 列控制器；104 除频器；106 控制区块；108 存储器控制逻辑；110 预充电产生器；112 差动放大器；114 比较器；116 脉冲产生器；118 驱动器；300 感测放大器区块；302 存储器单元。具体实施例方式下文为介绍本专利技术的最佳实施例。各实施例用以说明本专利技术的原理，但非用以限 制本专利技术。本专利技术的范围当以随附的权利要求项为准。本专利技术提供一种能够在eDRAM中产生准确参考电压电平，并以该参考电平进行 VSS感测的参考电压(VREF)调节器架构。VSS感测可在较低的VDD值下运作，并且可增加 通过感测放大器的电流。参考产生器为一种能够准确进行“取样与校正”的电压产生器。本 专利技术中利用“取样/校"VREF产生器来产生一参考电平，以供eDRAM进行VSS感测之用。本 专利技术的各个实施例中以相同的参考符号表示相同的元件。图1为依照本专利技术一实施例的eDRAM感测架构简图。该VREF调节器100通过储能 电容120连接至列控制电路200，用以缓冲从VREF调节器来的输出电压。列控制电路200 再进一步连接至感测放大器300的区块。此感测架构中的主要元件为区块300中的感测放大器。位线，即BL与ZBL，连接至 多个存储器单元302，并被预充电至VSS。每个周期中，仅选取单一存储器单元302，并使储 存于存储器单元电容中的电荷与位线上的初始电位达成平衡。若逻辑‘0’储存于存储器单 元302中，则位线保持在预充电电平。在一实施例中，当其为逻辑‘ 1’时，位线的电平会提升 至VSS之上约200mV。VREF调节器100产生大约为IOOmV的参考电平。此电压将被施加于 其他位线上，以作为感测放大器的参考电平。进行感测之前，所选取的位线将提高约200mV 或保持在VSS，而其他参考位线则提高约100mV。多个感测放大器将集合于区块300之中，并共用所有的控制线。此区块300以多 个位线对连接至本文档来自技高网...

【技术保护点】
一种参考电压调节器，用于一嵌入式动态随机随取存储器ｅＤＲＡＭ中，使其以一参考电平进行ＶＳＳ感测，包括：一振荡器；一控制区块；一参考产生器；一比较器；一脉冲产生器；一驱动器；以及一参考电压输出；其中该振荡器用以在每次对该ｅＤＲＡＭ进行存取之间传送取样与校正请求至该控制区块，该控制区块用以传送一脉冲，该脉冲用以定义该脉冲产生器进行取样与校正的时间长度，该参考产生器用以提供该参考电平至该比较器，而该比较器将该参考电平与该参考电压输出的取样值进行比较，比较器用以决定该参考电压输出是否需要校正，并依照其决定传送一校正请求至该脉冲产生器，该脉冲产生器用以依据该比较器发出的该校正请求产生一校正脉冲至该驱动器，而该驱动器用以调整该校正脉冲期间的的参考电压输出。

【技术特征摘要】
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【专利技术属性】
技术研发人员：穆罕默德努莫，史奇罗曼诺夫斯基，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]