【技术实现步骤摘要】
本技术实施例是有关于集成电路器件。
技术介绍
1、静电放电(electrostatic discharge，esd)保护器件用于保护集成电路。利用双极-互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)-双扩散金属氧化物半导体(double diffused metal oxide semiconductor，dmos)(bipolar-cmos-dmos，bcd)技术进行esd保护尤其困难。bcd技术会结合多种工艺技术，以在单个集成芯片上提供多种功能。该些技术包括用于实施模拟功能的双极技术、用于数字功能的互补金属氧化物半导体(cmos)技术、以及用于功率及高电压器件的双扩散金属氧化物半导体(dmos)技术。所得的集成芯片具有高电压区及低电压区二者。结合不断缩小的关键尺寸，该些组合使得电性安全工作区(electrically safe operating area，e-soa)缩小。
技术实现思路
1、本技术实施例的一种集成电路器件，所述集成电路器件包括半导体基底、栅极接地n型通道金属氧化物半导体静电放电器件、所述半导体基底的重度p型掺杂区以及条带。所述半导体基底包括由隔离结构环绕的有源区。所述栅极接地n型通道金属氧化物半导体静电放电器件形成于所述半导体基底的p型阱之上且包括设置于所述有源区内的多个金属氧化物半导体场效应晶体管指状物。所述重度p型掺杂区环绕所述有源区且为所述栅极接地n型通道金属氧化物半导体静电放电器件提供
2、本技术实施例的一种集成电路器件，所述集成电路器件包括由隔离结构环绕的有源区的半导体基底、形成于所述半导体基底的p型阱之上的栅极接地n型通道金属氧化物半导体静电放电器件、位于所述有源区外的所述栅极接地n型通道金属氧化物半导体静电放电器件的基底接触件以及在所述半导体基底中位于所述基底接触件与所述有源区之间的电阻平衡条带。所述栅极接地n型通道金属氧化物半导体静电放电器件包括设置于所述有源区内的第一指状物及第二指状物。所述集成电路器件更包括由所述p型阱提供的第一基极区，所述第一基极区位于所述第一指状物下方；以及由所述p型阱提供的第二基极区，所述第二基极区位于所述第二指状物下方。所述基底接触件与所述第一基极区之间具有第一电阻，所述基底接触件与所述第二基极区之间具有第二电阻，所述第一电阻大于所述第二电阻；且所述电阻平衡条带与所述p型阱的掺杂不同，藉此降低所述第一电阻对所述第二电阻的比率。
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1.一种集成电路器件，其特征在于，包括：
2.根据权利要求1所述的集成电路器件，其特征在于，所述条带位于所述隔离结构正下方。
3.根据权利要求1所述的集成电路器件，其特征在于，所述条带相较于其距所述有源区而言距所述块状环更近。
4.根据权利要求1所述的集成电路器件，其特征在于，
5.根据权利要求4所述的集成电路器件，其特征在于，所述条带在所述四个侧中的每一者上包括段。
6.一种集成电路器件，其特征在于，包括：
7.根据权利要求6所述的集成电路器件，其特征在于，还包括：
8.根据权利要求6所述的集成电路器件，其特征在于，还包括：
9.根据权利要求6所述的集成电路器件，其特征在于，所述电阻平衡条带沿围绕所述有源区的环路的长度的大部分进行定位。
10.根据权利要求9所述的集成电路器件，其特征在于，所述电阻平衡条带不完全环绕所述有源区。
【技术特征摘要】
1.一种集成电路器件，其特征在于，包括：
2.根据权利要求1所述的集成电路器件，其特征在于，所述条带位于所述隔离结构正下方。
3.根据权利要求1所述的集成电路器件，其特征在于，所述条带相较于其距所述有源区而言距所述块状环更近。
4.根据权利要求1所述的集成电路器件，其特征在于，
5.根据权利要求4所述的集成电路器件，其特征在于，所述条带在所述四个侧中的每一者上包括段。
【专利技术属性】
技术研发人员：黄筱晴，许胜福，徐浩桦，陈品辰，黄麟淯，钟于彰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：
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