【技术实现步骤摘要】
本专利技术属于电路，具体涉及一种低温漂高性能的带隙基准电路及电压基准模块。
技术介绍
1、基准源的功能是建立一个与电源和工艺无关、具有确定温度特性的直流电压或电流。其中，带隙基准以其较低的温漂系数、较高的电源抑制比、较低的噪声等优点广泛应用于系统级芯片中。以cmos图像传感器为例，由于电路中各个模块供电电源的性能要求不同，同时还要避免各电路之间的信号串扰，因此，需要设计合理的、无误差的基准电压。随着cmos图像传感器技术的发展，对电压基准的性能也提出了更高的要求。
2、带隙基准源的一个重要参数指标就是温度系数。许多高精度的模拟电路都要求基准源具有很低的温度系数，以保证电路具有较低的温漂。但是片面追求温度系数也可能会对基准源的其它性能造成影响，优秀的基准源的电路设计既要追求较低的温漂，也要保持其它性能处于合适的水平。因此，如何设计出一种具有低温漂、高性能的带隙基准电路正成为电源电压领域的研究热点和难点。
技术实现思路
1、为了解决现有带隙基准源难以在低温漂和高性能等各项性能指标上满足cmos通信传感器等器件要求的问题，本专利技术提供一种低温漂高性能的带隙基准电路及电压基准模块。
2、本专利技术采用以下技术方案实现：
3、一种低温漂高性能的带隙基准电路，其包括第一启动电路、带隙基准核心电路和曲率补偿电路。带隙基准核心电路由6个pmos管m1～m6、2个pnp晶体管q1～q2、2个电阻r0～r1，以及运算放大器op1构成。曲率补偿电路由2个pmos管m
4、带隙基准核心电路和曲率补偿电路部分的电路连接关系如下：
5、m1、m3、m5、m7的源极相连，并接电源vdd。m1、m3、m5、m7的栅极相连，并接在op1的输出端上。m1、m3、m5、m7的漏极分别与m2、m4、m6、m8的源极按序对应相连。m2、m4、m6、m8的栅极相连，并作为偏置电压信号vbp2的输入节点。m2的漏极接在r1的一端，r1的另一端与m4的漏极、q1的发射极，以及op1的反相输入端相连，连接节点记为x。op1的正相输入端与m6的漏极相连，连接节点记为y。m8的漏极与q3的发射极相连，并连接r2和r3的一端，r2的另一端接节点x；r3的另一端接节点y。q2的发射极通过r0连接在节点y上；q1、q2、q3的集电极和基极相连，并接地gnd。
6、第一启动电路用于在收到使能信号stb时将运放输出点电压拉低，使带隙基准电路摆脱由简并点引起的0电流状态，然后在m2的漏极产生用于输出的基准电压vref。
7、当本专利技术提供的低温漂高性能的带隙基准电路中电阻r0、r1的阻值，q2和q1的pnp晶体管数量比，以及m3与m1，m4与m2之间晶体管的宽长比满足预设参数比时，带隙基准电路的温度特性符合设计目标。
8、作为本专利技术进一步的改进，第一启动电路包括1个pmos管m9，以及2个nmos管m10～m11。电路连接关系如下：m9的源极接电源vdd，m9的栅极接使能信号stb，m9～m11的漏极相连；m10和m11的源极接地gnd；m11的栅极与m2的漏极相连；m10的漏极与op1的输出端相连。
9、作为本专利技术进一步的改进，晶体管m3、m5、m7采用同一种规格的pmos；且晶体管m4、m6、m8也采用同一种规格的pmos管。
10、作为本专利技术进一步的改进，晶体管m1～m11选择的型号的宽长比分别为：11u/1.2u、11u/600n、12u/1.2u、12u/600n、12u/1.2u、12u/600n、12u/1.2u、12u/600n、400n/10u、4u/500n、2u/380u。
11、作为本专利技术进一步的改进，q1～q3采用宽长比均为10u/10u的规格pnp晶体管；且q1和q3采用单管构成的元件，而q2采用由8个pnp晶体管并联构成的元件。
12、作为本专利技术进一步的改进，电阻r0、r2、r3阻值为8.89kω；而电阻r1的阻值设置为59.79kω。
13、作为本专利技术进一步的改进，电源电压vdd接2.8v电压，gnd接0v电压；使能信号stb在启动状态下接gnd。
14、作为本专利技术进一步的改进，运算放大器op1由7个pmos管m12～m18，以及4个nmos管m19～m22构成，电路连接关系如下；
15、m14～m16的源极接电源vdd；m14的栅极作为偏置电压vbp1的输入端口；m14的漏极与m12、m13的源极相连；m12的栅极为op1的正相输入端vip；m13的栅极为op1的反相输入端vin；m15、m16的栅极与m17、m19的漏极相连；m15的漏极和m17的源极相连；m16的漏极和m18的源极相连；m17和m18的栅极相连并作为偏置电压vbp2的输入端口；m18的漏极和m20的漏极相连，并作为op1的输出端vout；m19和m20的栅极相连，并作为偏置电压vbn1的输入端口；m19的源极与m12、m21的漏极相连；m20的源极与m13、m22的漏极相连；m21和m22的栅极相连，并作为偏置电压vbn2的输入端口；m21和m22的源极接地gnd。
16、作为本专利技术进一步的改进，带隙基准电路启动所需的偏置电压vbn1，vbn2，vbp1，vbp2通过一个偏置电压产生电路生成。偏置电压产生电路属于带隙基准电路内部的单元电路或外接电路。偏置电压产生电路在接收到使能信号stb时工作。
17、本专利技术还包括一种电压基准模块，其采用如前述的低温漂高性能的带隙基准电路封装而成，电压基准模块包括四个端口，分别为使能端口stb，电源端口vdd，接地端口gnd，以及输出端口vref；电压基准模块应用于任意一种功能电路中，并为功能电路提供所需的低温漂、高电源抑制比和低噪声的参考电压vref。该功能电路包括cmos图像传感器。
18、本专利技术提供的技术方案，具有如下有益效果：
19、本专利技术在经典的带隙基准核心电路架构中增加了m1、m2以及r1所构成的旁路。旁路可以在pnp晶体管q1的基极-发射极电压vbe1产生负温度系数，同时结合pnp晶体管q1和q2的基极-发射极电压差值δvbe产生正温度系数，这些效应相反的温度系数按一定比例相加，可以实现温度系数的互补，进而获得零温漂系数的基准电路。
20、本专利技术还带隙基准核心电路以外增加了由m7、m8、q3、以及电阻r2和r3构成的补偿电路，用于对带隙基准核心电路产生的零温漂电压进行二阶补偿，最终得到极低的温漂系数的基准电路。
21、此外，本专利技术设计的带隙基准电路在电源抑制比、功耗以及温漂系数等关键性能方面也表现出卓越的特点，因而非常适合cmos图像传感器等高性能器件的应用。
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1.一种低温漂高性能的带隙基准电路，其特征在于：其包括第一启动电路、带隙基准核心电路和曲率补偿电路；所述带隙基准核心电路由6个PMOS管M1～M6、2个PNP晶体管Q1～Q2、2个电阻R0～R1，以及运算放大器OP1构成；所述曲率补偿电路由2个PMOS管M7～M8、1个PNP晶体管Q3，以及两个电阻R2～R3构成；
2.如权利要求1所述的低温漂高性能的带隙基准电路，其特征在于：所述第一启动电路包括1个PMOS管M9，2个NMOS管M10～M11；电路连接关系如下：M9的源极接电源VDD，M9的栅极接使能信号STB，M9～M11的漏极相连；M10和M11的源极接地GND；M11的栅极与M2的漏极相连；M10的漏极与OP1的输出端相连。
3.如权利要求2所述的低温漂高性能的带隙基准电路，其特征在于：晶体管M3、M5、M7采用同一种规格的PMOS；且晶体管M4、M6、M8也采用同一种规格的PMOS管。
4.如权利要求3所述的低温漂高性能的带隙基准电路，其特征在于：晶体管M1～M11选择的型号的宽长比分别为：11u/1.2u、11u/600n、12u/
5.如权利要求1所述的低温漂高性能的带隙基准电路，其特征在于：Q1～Q3采用宽长比均为10u/10u的规格PNP晶体管；且Q1和Q3采用单管构成的元件，而Q2采用由8个PNP晶体管并联构成的元件。
6.如权利要求1所述的低温漂高性能的带隙基准电路，其特征在于：电阻R0、R2、R3阻值为8.89KΩ；而电阻R1的阻值设置为59.79KΩ。
7.如权利要求1所述的低温漂高性能的带隙基准电路，其特征在于：电源电压VDD接2.8V电压，GND接0V电压；使能信号STB在启动状态下接GND。
8.如权利要求1所述的低温漂高性能的带隙基准电路，其特征在于：所述运算放大器OP1由7个PMOS管M12～M18，以及4个NMOS管M19～M22构成，电路连接关系如下；
9.如权利要求1所述的低温漂高性能的带隙基准电路，其特征在于：所述带隙基准电路启动所需的偏置电压VBN1，VBN2，VBP1，VBP2通过一个偏置电压产生电路生成；所述偏置电压产生电路属于所述带隙基准电路内部的单元电路或外接电路；所述偏置电压产生电路在接收到使能信号STB时工作。
10.一种电压基准模块，其特征在于，其采用如权利要求1-9中任意一项所述的低温漂高性能的带隙基准电路封装而成，所述电压基准模块包括四个端口，分别为使能端口STB，电源端口VDD，接地端口GND，以及输出端口Vref；所述电压基准模块应用于任意一种功能电路中，并为功能电路提供所需的低温漂、高电源抑制比和低噪声的参考电压Vref。
...【技术特征摘要】
1.一种低温漂高性能的带隙基准电路，其特征在于：其包括第一启动电路、带隙基准核心电路和曲率补偿电路；所述带隙基准核心电路由6个pmos管m1～m6、2个pnp晶体管q1～q2、2个电阻r0～r1，以及运算放大器op1构成；所述曲率补偿电路由2个pmos管m7～m8、1个pnp晶体管q3，以及两个电阻r2～r3构成；
2.如权利要求1所述的低温漂高性能的带隙基准电路，其特征在于：所述第一启动电路包括1个pmos管m9，2个nmos管m10～m11；电路连接关系如下：m9的源极接电源vdd，m9的栅极接使能信号stb，m9～m11的漏极相连；m10和m11的源极接地gnd；m11的栅极与m2的漏极相连；m10的漏极与op1的输出端相连。
3.如权利要求2所述的低温漂高性能的带隙基准电路，其特征在于：晶体管m3、m5、m7采用同一种规格的pmos；且晶体管m4、m6、m8也采用同一种规格的pmos管。
4.如权利要求3所述的低温漂高性能的带隙基准电路，其特征在于：晶体管m1～m11选择的型号的宽长比分别为：11u/1.2u、11u/600n、12u/1.2u、12u/600n、12u/1.2u、12u/600n、12u/1.2u、12u/600n、400n/10u、4u/500n、2u/380u。
5.如权利要求1所述的低温漂高性能的带隙基准电路，其特征在于：q1～q3采用宽长比均为...
【专利技术属性】
技术研发人员：赵强，石冰清，李超凡，李文浩，刘天翔，彭春雨，戴成虎，蔺智挺，吴秀龙，
申请(专利权)人：安徽大学，
类型：发明
国别省市：
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