【技术实现步骤摘要】
本技术的实施例涉及像素电路和包括像素电路的显示装置。
技术介绍
1、显示装置包括发射光的像素。像素包括像素电路，并且响应于由像素电路生成的驱动电流而发射光。像素电路接收栅信号、数据电压和驱动电压等，以生成驱动电流。像素电路包括至少一个晶体管和至少一个电容器。
技术实现思路
1、实施例提供像素电路。
2、实施例提供包括像素电路的显示装置。
3、实施例中的像素电路包括：第一晶体管，包括电连接到栅节点的第一栅端子、包含掺杂有第一杂质的多晶硅并且电连接到提供第一电压的高压线的第一端子和包含掺杂有第一杂质的多晶硅的第二端子；第二晶体管，包括电连接到提供第一栅信号的第一栅线的第二栅端子、包含掺杂有不同于第一杂质的第二杂质的多晶硅并且电连接到栅节点的第三端子和包含掺杂有第二杂质的多晶硅的第四端子；以及发光二极管，包括电连接到第二端子的阳极端子和电连接到提供第二电压的线的阴极端子。
4、在实施例中，第一杂质可以包括p型杂质，并且第二杂质可以包括n型杂质。
5、在实施例中，第一晶体管可以是p沟道金属氧化物半导体(“pmos”)晶体管，并且第二晶体管可以是n沟道金属氧化物半导体(“nmos”)晶体管。
6、在实施例中，阳极端子可以被进一步电连接到第四端子。
7、在实施例中，像素电路可以进一步包括存储电容器，存储电容器包括电连接到栅节点的第一电容器端子和电连接到提供初始化电压的初始化电压线的第二电容器端子。
8、在实施例
9、在实施例中，像素电路可以进一步包括第三晶体管，第三晶体管包括电连接到提供第二栅信号的第二栅线的第三栅端子、包含掺杂有第二杂质的多晶硅并且电连接到栅节点的第五端子和包含掺杂有第二杂质的多晶硅的第六端子。
10、在实施例中，像素电路可以进一步包括第三晶体管，第三晶体管包括电连接到提供第二栅信号的第二栅线的第三栅端子、包含掺杂有第一杂质的多晶硅并且电连接到栅节点的第五端子和包含掺杂有第一杂质的多晶硅的第六端子。
11、另一实施例中的像素电路包括：第一晶体管，包括电连接到栅节点的第一栅端子、包含掺杂有第一杂质的多晶硅并且电连接到提供第一电压的高压线的第一端子和包含掺杂有第一杂质的多晶硅的第二端子；第二晶体管，包括电连接到提供第一栅信号的第一栅线的第二栅端子、包含掺杂有第一杂质的多晶硅并且电连接到栅节点的第三端子和包含掺杂有第一杂质的多晶硅的第四端子；第三晶体管，包括电连接到提供第二栅信号的第二栅线的第三栅端子、包含掺杂有不同于第一杂质的第二杂质的多晶硅并且电连接到栅节点的第五端子和包含掺杂有第二杂质的多晶硅的第六端子；以及发光二极管，包括电连接到第二端子的阳极端子和电连接到提供第二电压的线的阴极端子。
12、在实施例中，第一杂质可以包括p型杂质，并且第二杂质可以包括n型杂质。
13、在实施例中，第一晶体管和第二晶体管可以是pmos晶体管，并且第三晶体管可以是nmos晶体管。
14、实施例中的显示装置可以包括：基板；第一有源图案，设置在基板上并且包含掺杂有第一杂质的多晶硅；第一栅电极，设置在第一有源图案上；第二有源图案，设置在第一栅电极上并且包含掺杂有不同于第一杂质的第二杂质的多晶硅；以及第二栅电极，设置在第二有源图案上。
15、在实施例中，第一杂质可以包括p型杂质，并且第二杂质可以包括n型杂质。
16、在实施例中，p型杂质可以包括硼(b)离子，并且n型杂质可以包括磷(p)离子。
17、在实施例中，第一杂质可以被掺杂到第一有源图案的第一掺杂区和第一有源图案的第二掺杂区中，并且第二杂质可以被掺杂到第二有源图案的第三掺杂区和第二有源图案的第四掺杂区中。
18、在实施例中，显示装置可以包括阳极电极，第一掺杂区可以被提供有第一电压，第二掺杂区可以被电连接到第四掺杂区和阳极电极，并且第三掺杂区可以被电连接到第一栅电极。
19、在实施例中，显示装置可以进一步包括：第三有源图案，与第二有源图案设置在同一层中并且包含掺杂有第二杂质的多晶硅；以及第三栅电极，设置在第三有源图案上。
20、在实施例中，第一杂质可以被掺杂到第一有源图案的第一掺杂区和第一有源图案的第二掺杂区中，并且第二杂质可以被掺杂到第二有源图案的第三掺杂区、第二有源图案的第四掺杂区、第三有源图案的第五掺杂区和第三有源图案的第六掺杂区中。
21、在实施例中，第一掺杂区可以被提供有第一电压，第二掺杂区可以被电连接到第四掺杂区和第六掺杂区，并且第三掺杂区可以被电连接到第一栅电极。
22、因此，实施例中的像素电路可以包括第一晶体管和第二晶体管。第一晶体管可以包括掺杂有第一杂质(例如，硼(b)离子)的多晶硅。相应地，第一晶体管可以是pmos晶体管。第二晶体管可以包括掺杂有第二杂质(例如，磷(p)离子)的多晶硅。相应地，第二晶体管可以是nmos晶体管。
23、为了将第一晶体管和第二晶体管实现为不同类型的晶体管，包括像素电路的显示装置可以包括第一有源图案和第二有源图案。第一有源图案可以包括掺杂有第一杂质的多晶硅。第二有源图案可以被设置在第一有源图案上并且包括掺杂有第二杂质的多晶硅。由于第二有源图案被设置在第一有源图案上，因此像素电路的面积可以被减小，并且显示装置的分辨率可以被提高。
24、将理解的是，前面的一般描述和以下的详细描述两者是示例性和说明性的，并且旨在提供对所要求保护的本技术的进一步说明。
本文档来自技高网...【技术保护点】
1.一种像素电路，其特征在于，所述像素电路包括：
2.根据权利要求1所述的像素电路，其特征在于，所述第一杂质包括P型杂质，并且所述第二杂质包括N型杂质。
3.根据权利要求1所述的像素电路，其特征在于，所述第一晶体管是P沟道金属氧化物半导体晶体管，并且所述第二晶体管是N沟道金属氧化物半导体晶体管。
4.根据权利要求1所述的像素电路，其特征在于，所述阳极端子被进一步电连接到所述第四端子。
5.根据权利要求1至4中任一项所述的像素电路，其特征在于，所述像素电路进一步包括：
6.根据权利要求1至4中任一项所述的像素电路，其特征在于，所述像素电路进一步包括：
7.一种像素电路，其特征在于，所述像素电路包括：
8.根据权利要求7所述的像素电路，其特征在于，所述第一杂质包括P型杂质，并且所述第二杂质包括N型杂质。
9.一种显示装置，包括：
10.根据权利要求9所述的显示装置，其特征在于，所述第一杂质包括P型杂质，并且所述第二杂质包括N型杂质。
【技术特征摘要】
1.一种像素电路，其特征在于，所述像素电路包括：
2.根据权利要求1所述的像素电路，其特征在于，所述第一杂质包括p型杂质，并且所述第二杂质包括n型杂质。
3.根据权利要求1所述的像素电路，其特征在于，所述第一晶体管是p沟道金属氧化物半导体晶体管，并且所述第二晶体管是n沟道金属氧化物半导体晶体管。
4.根据权利要求1所述的像素电路，其特征在于，所述阳极端子被进一步电连接到所述第四端子。
5.根据权利要求1至4中任一项所述的像...
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