一种多核心处理器制造技术

本发明专利技术提供了一种多核心处理器，包括多个按照行列分布的处理器集合和一个调试配置单元，所述处理器集合中有一个主处理器和多个从处理器，所述主处理器和从处理器都是超长指令字处理器；处理器集合为Ｍ＊Ｎ个，组成多个处理器集合的Ｍ＊Ｎ阵列；共有Ｍ＊Ｎ个交换单元与Ｍ＊Ｎ个处理器集合一一对应；且Ｍ＊Ｎ阵列的每一个节点处设有一个所述的交换单元；上下或左右相邻的交换单元之间以及处理器集合与对应的交换单元之间均通过全局总线连接；Ｍ＊Ｎ个交换单元中的第一行交换单元均与调试配置单元通过全局总线连接。本发明专利技术能实现让每一个处理器集合中的多个处理器之间能够无缝的协作。

【技术实现步骤摘要】

本专利技术属于计算机与数字通信领域，涉及一种多核心处理器，，该多核心处理器中 的所有主处理器和从处理器都是超长指令字处理器。
技术介绍
数字通信尤其是无线通信的快速发展对数字信号处理的能力提出了越来越高的 要求。依靠提高主频来提高数字信号处理能力的方法受限于芯片功耗，散热和制造工艺，扩 展能力有限。超长指令字(VLIW)和多核心的处理器结构能够很好地扩展数字信号处理器 的能力。我们知道，并行计算机或者是超长计算机就是用网络把一些通用的处理器或计算 机连接在一起提供强大的处理器能力，并行计算机的架构和编程的模式都影响并行处理的 能力。由于数字信号处理多是并行的处理运算，尤其是矢量运算，所以我们可以在嵌入式的 数字信号处理器中采用类似超长计算机的结构，即在一块芯片上集成很多个处理器核心， 这些处理器核心通过芯片上的总线互相通信协作，这样能够有效的提高处理器的能力，这 类处理器我们叫做多核心处理器或者处理器阵列。多核处理器的关键是多个核心之间的通 信和协作。多核心处理器按照多核之间的通信方式可以划分为三种第一种是共享内存的 多核心处理器，多核心处理器中不同的核心可以访问同一块公共内存(Share memory)，这 样多核心之间通过共享内存来通信。第二种是分布式内存(Distributed memory)的多核 心处理器，多核心之间通过消息传递来通信。第三种是前两种模式的混合，整个处理器阵列 划分成处理器集合(Cluster)，每个处理器集合内部的多个核心之间是通过共享内存方式 通信，处理器集合之间是通过消息传递来通信。在并行计算机或者超长计算机结构中，无论 是共享内存还是分布式内存或者是混合式结构，多个处理器之间的协作除了与并行计算机 的结构有关外，还与编程模式比如是MPI还是OpenMP或者是MPI+OpenMP有很大的关系。对 嵌入式的多核心处理器，很难应用复杂的编程模式，所以多核心之间的协作更多的依赖硬 件结构。
技术实现思路
本专利技术的目的就是在采用上述第三种混合式多核心架构的基础上，设计一种具有 超长指令字处理器阵列的多核心处理器，让每一个处理器集合中的多个处理器以及不同的 处理器集合之间能够无缝的协作，从而更好地完成单指令多数据(SIMD)或者多指令多数 据(MIMD)的并行处理工作。本专利技术的技术解决方案如下一种多核心处理器，包括多个按照行列分布的处理器集合和一个调试配置单元， 所述处理器集合中有一个主处理器和多个从处理器，所述的多个从处理器之间以及从处理 器和主处理器之间通过局部总线连接，其特征为，所述主处理器和从处理器都是超长指令 字处理器；处理器集合为M*N个，组成多个处理器集合的M*N阵列；M、N分别为行数和列数，且均为大于1的自然数；共有M*N个交换单元与M*N个处理器集合一一对应；且M*N阵列的 每一个节点处设有一个所述的交换单元；上下或左右相邻的交换单元之间以及处理器集合 与对应的交换单元之间均通过全局总线连接；M*N个交换单元中的第一行交换单元均与调 试配置单元通过全局总线连接。所述调试配置单元有N套输入输出端口通过全局总线分别连接到多核心处理器 的N列处理器集合，每套全局总线的输入端都连接到一个FIFO缓冲器上，FIFO缓冲器的宽 度等于总线宽度，N个FIFO缓冲器的非空状态线组合在一起连接到调试控制状态机，调试 控制状态机与所述N个FIFO缓冲器的使能端之间通过读使能控制信号线相接，每个FIFO 缓冲器的输出端连接到有N个输入端口的复用器的一个输入端口 ；调试控制状态机分别与 调试寄存器与JTAG接口相连接；控制状态机与JTAG接口相连。控制状态机主要有三个状 态发送程序控制命令(执行，停止，单步执行等)，写数据到处理器集合，读取处理器集合 的数据。状态机的切换由JTAG接口输入的信息，调试寄存器中的内容和N个FIFO缓冲器 的状态来控制。调试控制状态机向所述N个FIFO缓冲器发出读使能信号，FIFO缓冲器的输出端 连接到有N个输入端口的复用器的输入端口。处理器集合向调试配置单元发送控制信息一 股都是因为调试配置单元发出了读取控制信息命令，在这种情况下，某一时刻只可能有一 个处理器集合向调试配置单元发送控制消息。如果处理器集合有突发控制信息要发送到调 试配置单元，比如遇到中断，错误，在这种情况下，有可能有多个处理器集合向调试配置单 元同时发送控制信息，这时FIFO缓冲器会缓存这些控制信息，调试配置单元依次检查并读 取N个FIFO缓冲器中缓存的控制信息。在非调试模式下，在整个多核心处理器复位以后， 调试配置单元从非易失性存储器读取程序并且配置到相应的处理器集合。在调试模式下， 调试配置单元从调试端口获取开发工具发出的消息数据，配置或者控制整个多核心处理器 的运行，同时收集从各处理器集合返回的调试跟踪等控制信息，并且通过调试端口发送到 开发工具。当调试配置单元要配置控制处理集合中的从处理器时，调试配置单元只与处理 器集合中的主处理器通信，通过主处理器间接配置控制从处理器，因为从处理器的指令执 行由主处理器控制并且主处理器可以读取从处理器的存储和配置单元。所述的交换单元包括X套输入输出端口 ；每一套输入输出端口的输出端口接一个 多输入与门的输出端；所述多输入与门的X-I路输入端对应另外X-I套输入输出端口的输 入端口 ；每一套输入输出端口的输入端口均接有一个交换路由控制器；每一个交换路由控 制器输出端接和该交换路由控制器对应的输入输出端口之外的X-I套输入输出端口中的 输出端复用器的控制端，输出端复用器的的一个输入端是全‘1’，另一个输入端是总线输 入，输出端复用器的输出端口连接到多输入与门的输出端口，X取值为5。路由控制器检测全局数据总线输入的数据类型，如果总线中传输的是路由信息， 路由控制器取出路由信息中和本交换单元对应的X-I比特路由信息，X-I对应全局交换单 元中除和路由控制器对应的输入输出端口之外的X-I套输入输出端口中的输出端。每1比 特的路由信息控制一个复用器，复用器的一个输入端是全‘1’，另一个输入端是总线输入。 复用器的输出端口连接到多输入与门的输入端口，路由控制器通过控制复用器来控制与之 对应的输入端口连接到其它的X-I套输入输出端口的输出端口。所述的全局数据总线的输出总线及输入总线的总线宽度都是D+T比特，其中D比特用来传输数据信息，D取值为32，另外T比特用来传输数据信息的类型，T取值为3。其中 D比特用来传输数据信息，另外T比特用来传输数据信息的类型，用来区分全局总线中传输 的是数据，读写地址还是路由信息等。调试配置单元通过全局总线发送调试或配置等控制 信息到处理器集合及处理器集合返回控制信息给调试配置单元的时，首先发送路由信息， 路由信息是固定的，因为调试配置单元和处理器集合之间的物理位置是固定的。然后发送 地址信息，不同的地址空间对应不同的控制信息。当处理器集合之间通过全局总线进行普 通的数据通信时，首先发送路由信息，然后发送数据信息，路由信息是由应用程序开发工具 编译用户程序后自动生成，并且存储在处理器集合的主处理器中。所述的主处理器包括控制使能信号输入端口、全局总线端口、局部总线接口、配置 与控制模块、延迟匹配单元、主处理器复用器、程序存储本文档来自技高网...

【技术保护点】
一种多核心处理器，包括多个按照行列分布的处理器集合（１）和一个调试配置单元（９），所述处理器集合（１）中有一个主处理器（２）和多个从处理器（３），所述的多个从处理器（３）之间以及从处理器（３）和主处理器（２）之间通过局部总线（４）连接，其特征为，所述主处理器（２）和从处理器（３）都是超长指令字处理器；处理器集合为Ｍ＊Ｎ个，组成多个处理器集合的Ｍ＊Ｎ阵列；Ｍ、Ｎ分别为行数和列数，且均为大于１的自然数；共有Ｍ＊Ｎ个交换单元（６）与Ｍ＊Ｎ个处理器集合一一对应；且Ｍ＊Ｎ阵列的每一个节点处设有一个所述的交换单元（６）；上下或左右相邻的交换单元（６）之间以及处理器集合（１）与对应的交换单元之间均通过全局总线（５）连接；Ｍ＊Ｎ个交换单元（６）中的第一行交换单元（６）均与调试配置单元（９）通过全局总线（５）连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈荣，吴桂清，王卫平，
申请(专利权)人：湖南大学，
类型：发明
国别省市：43[中国|湖南]