【技术实现步骤摘要】
本专利技术涉及模拟集成电路，具体涉及一种基于噪声抵消的采样保持电路，可用于中低速高精度模数转换器。
技术介绍
1、与任何具有前端s/h电路的adc一样，sar adc的采样kt/c噪声限制着snr。为了满足信噪比要求，输入电容的大小必须足够大，然而这会大大增加电路的面积以及功耗。同时，在ns-sar中尽管环路滤波器设计取得了进展，实现大幅度抑制量化噪声，但现有的ns-sar解决方案在追求更高分辨率时仍面临着瓶颈：其采样kt/c噪声和电容失配仍然很难抑制，并且很快就占据了非理性因素的主导地位。随着各种校准和失配整形技术的发展，失配对尺寸的要求已经大大放宽，但kt/c噪声是对电容尺寸影响的更根本的瓶颈，每增加一位snr需要扩大四倍的电容，这会影响到大动态范围以及低过采样率的需求，这不仅在cdac及其驱动buffer中产生了巨大的开关功耗，而且使输入和参考buffer的设计变得非常复杂。
2、为了简化adc buffer的要求，一些研究人员建议在sar adc环路中嵌入一个缓冲器。通过这种方式，s/h电路被分离出来，与反馈dac隔离，通过缓冲器与输入隔离，从adc输入端看到的电容仅为缓冲器的输入电容，从而减轻adc输入buffer的负担。此外，由于缓冲器位于sar环路内，其在采样和转换阶段的非线性失真相互抵消，因此，可以使用一个简单的源跟随器作为buffer，降低设计复杂性。然而，源跟随器缓冲器仍然需要驱动受kt/c噪声限制的大采样电容器，它消耗额外的功率，并可能降低adc的功率效率。
3、由于这个问题的根本原
技术实现思路
1、针对上述存在的问题或不足，本专利技术提供了一种基于噪声抵消的采样保持电路，通过引入噪声抵消技术来处理采样噪声，从而可以在减小采样电容的情况下抑制采样噪声的恶化，可用于中低速高精度模数转换器。
2、一种基于噪声抵消的采样保持电路，为全差分结构(见附图1)，包括一个动态运放，s1、s2、s3、s4四种开关，c1、c2、c3三种电容，一个锁存器；其中c1、c2电容为采样电容，c3为稳定动态运放增益的负载电容。
3、其p端有：电容c1上极板分别经一个s2开关接vip、经一个s3开关接vdac，电容c1下极板接运放的一个输入端；电容c2上极板经一个s2开关接地，电容c2下极板接运放的一个输出端和锁存器的一个输入端；电容c3上极板经一个s4开关接地，电容c3下极板接运放的一个输出端和锁存器的一个输入端；运放的输入端还经一个s1开关接地，电容c1、c2以其上下极板分别对应的通过2个s3开关连接。
4、其n端有：电容c1上极板分别经一个s2开关接vin、经一个s3开关接vdac，电容c1下极板接运放的另一输入端；电容c2上极板经一个s2开关接地，电容c2下极板接运放的另一输出端和锁存器的另一输入端；电容c3上极板经一个s4开关接地，电容c3下极板接运放的另一输出端和锁存器的另一输入端；相应的运放输入端也经一个s1开关接地，电容c1、c2以其上下极板分别对应的通过2个s3开关连接。
5、上述基于噪声抵消的采样保持电路，其控制逻辑有：
6、对于p端：第一个阶段为c1电容采样阶段，此时s1、s2开关闭合，s3、s4开关断开，vip通过s2开关连接到c1电容上极板，c1电容下极板通过s1开关连接到地，运放输入端接地，c2电容上极板通过s2开关连接到地，c2电容下极板连到运放输出端，运放输出端与锁存器输入端相连；第二个阶段为c2电容采样阶段，s2开关闭合，s1、s3、s4开关断开，vip通过s2开关连接到c1电容上极板，c1电容下极板连接到运放输入端，运放输出端通过s2开关与c2电容下极板相连，c2电容上极板通过s2连到地，运放输出端与锁存器连通；第三阶段为噪声抵消阶段，vdac为电容上极板电压，此时s1、s2开关断开，s3、s4开关闭合，vdac通过s3开关与c1、c2电容上极板相连，c1、c2电容下极板通过s3开关相连并连接到运放输入端，c3电容下极板与运放输出端相连，c3上极板通过s4开关与地相连。
7、对于n端：第一个阶段为c1电容采样阶段，此时s1、s2开关闭合，s3、s4开关断开，vin通过s2开关连接到c1电容上极板，c1电容下极板通过s1开关连接到地，运放输入端接地，c2电容上极板通过s2开关连接到地，c2电容下极板连到运放输出端，运放输出端与锁存器输入端相连；第二个阶段为c2电容采样阶段，s2开关闭合，s1、s3、s4开关断开，vin通过s2开关连接到c1电容上极板，c1电容下极板连接到运放输入端，运放输出端通过s2开关与c2电容下极板相连，c2电容上极板通过s2连到地，运放输出端与锁存器相连；第三阶段为噪声抵消阶段，vdac为电容阵列上极板电压，此时s1、s2开关断开，s3、s4开关闭合时，vdac通过s3开关与c1、c2电容上极板相连，c1、c2电容下极板通过s3开关相连并连接到运放输入端，c3电容下极板与运放输出端相连，c3上极板通过s4开关与地相连。
8、本专利技术中，输入信号直接连到电容c1的上极板，c1电容下极板与动态运放输入端相连，并通过s1开关与地相连，在s1开关闭合期间c1电容进行采样；运放输出端通过s2开关与c2电容下极板相连，s2开关闭合期间c2电容对采样噪声进行采样，c2电容两端通过s3开关与c1电容两端相连，在s3开关闭合期间电容c1与电容c2进行电荷共享；同时动态运放输出端与锁存器相连，因此可以将运放作为比较器的前置运放复用。
9、综上所述，本专利技术通过引入噪声抵消技术来处理采样噪声，从而在减小采样电容的情况下抑制采样噪声的恶化，可用于中低速高精度模数转换器。
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1.一种基于噪声抵消的采样保持电路，其特征在于：为全差分结构，包括一个动态运放，S1、S2、S3、S4四种开关，C1、C2、C3三种电容，一个锁存器；其中C1、C2电容为采样电容，C3为稳定动态运放增益的负载电容；
2.如权利要求1所述基于噪声抵消的采样保持电路，其特征在于，控制逻辑有：
【技术特征摘要】
1.一种基于噪声抵消的采样保持电路，其特征在于：为全差分结构，包括一个动态运放，s1、s2、s3、s4四种开关，c1、c2、c3三种电容，一个锁存器；...
【专利技术属性】
技术研发人员：张中，冀正光，李靖，宁宁，于奇，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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