一种抗高频I2C干扰的数字电路制造技术

本发明专利技术公开了一种抗高频I2C干扰的数字电路，其设置于包含I2C从机的芯片中的I2C接口和I2C解码模块之间，包括侦测模块、计数模块、比较模块和屏蔽模块；其中，侦测模块，在I2C SCL的时钟域下，在指定周期内对SCL信号进行通信时间记时并记录，连接计数模块；计数模块，在osc_clk时钟域即本地时钟域内对侦测模块得到的通信时间使能进行记时统计，并把记时结果输出给比较模块；比较模块，将计数模块得到的数值和本地保存的标准值进行比较，并将比较的结果输出给屏蔽模块；屏蔽模块，根据比较模块得到的结果对外部输入和内部I2C解码模块回传的I2C信号进行屏蔽或者连通。本发明专利技术解决了高频I2C通信过程中，低频I2C器件误响应的问题；可以自动屏蔽高于设定值频率的I2C信号。

【技术实现步骤摘要】

本专利技术属于集成电路和接口通信，具体涉及一种抗高频i2c干扰的数字电路。

技术介绍

1、i2c总线，是一种相对简单的同步串行总线，仅需要两根线即可在连接于总线上的器件之间传送信息，i2c的两根线分别是scl(串行时钟线)和sda(串行数据线)。在i2c总线系统中，一般会以一个控制芯片作为主机，以若干不同功能的处理芯片作为从机。

2、不同的i2c从机(以下简称从机)支持的工作i2c频率不同, 这与每个从机自身的i2c设计策略相关。如果两个支持不同i2c频率的从机被接入到同一i2c总线系统中，且在硬件上没有做好频率的分组（支持高频的从机放一组，支持低频的从机放另外一组），一旦从机i2c的设计的策略是异步i2c slave且在待机状态下该从机芯片的主频处于一个较低的频率下（比如8m，一般待机状态下，为降低功耗，主频会设置的比较低），那么主机对支持高频i2c从机的访问可能会影响到支持低频的i2c从机。根据i2c协议，每个从机只有等到主机呼叫到属于自己的id号，自己才会发出回应。在数字系统中，用高频时钟去采样一个低频信号是很容易采到的（比如用8m时钟去本文档来自技高网...

【技术保护点】

1.一种抗高频I2C干扰的数字电路，设置于包含I2C从机的芯片中的I2C接口和I2C解码模块之间，其特征在于，该数字电路包括侦测模块、计数模块、比较模块和屏蔽模块；其中，

【技术特征摘要】

1.一种抗高频i2c干扰的数字电路，设置于包含i2c从机的芯片中的i2c接口和i2c解...

【专利技术属性】
技术研发人员：梅卫春，刘一清，朱根旺，卢志扬，杨震宇，梁来力，崔悦，张军，刘奕吾，
申请(专利权)人：华东师范大学，
类型：发明
国别省市：