【技术实现步骤摘要】
本公开涉及半导体，具体而言，涉及一种控制电路、存储器和存储段控制电路。
技术介绍
1、在集成电路技术的发展中，无论是制造工艺的迭代还是电路设计的进步，都希望在性能不断提升的同时降低功耗。作为集成电路的重要应用之一，存储器也在不断追求着功耗的优化。
2、为了保护存储器中数据的完整性，存储器需要进行刷新（refresh）。然而，如果存储器中没有数据或者不存在有用的数据，那么刷新操作便无意义，这种无意义的刷新操作会导致功耗增加。
技术实现思路
1、本公开的目的在于提供一种控制电路、存储器和存储段控制电路，进而至少在一定程度上克服由于存储器不必要的刷新而导致功耗增加的问题。
2、根据本公开的第一方面，提供了一种控制电路，用于控制存储器中的n个存储库，每个存储库包括m个存储段。该控制电路包括：m个模式寄存器，每个模式寄存器与各存储库中序号相同的存储段对应，模式寄存器用于设置全局屏蔽标志，全局屏蔽标志的第一状态表征禁止对序号相同的存储段进行刷新；m×n个存储段控制电路，每个存储段控制电路与一个存储段对应，存储段控制电路用于接收全局屏蔽标志、屏蔽使能信号和段激活信号，基于屏蔽使能信号和段激活信号生成内部屏蔽标志，并对内部屏蔽标志和全局屏蔽标志进行或逻辑处理以输出存储段屏蔽标志，存储段屏蔽标志的第一状态表征禁止对与存储段控制电路对应的存储段进行刷新；其中，屏蔽使能信号处于使能状态表征全局屏蔽标志切换至第一状态；若内部屏蔽标志处于第一状态或全局屏蔽标志处于第一状态，则存储段屏
3、可选地，存储段控制电路包括：触发器，触发器包括输入端、第一控制端、第二控制端和输出端，触发器的输入端用于接收输入信号，输入信号为低电平信号，触发器的第一控制端用于接收段激活信号，触发器的第二控制端为置位端，触发器的第二控制端用于接收屏蔽使能信号，触发器的输出端用于输出内部屏蔽标志；或逻辑处理单元，或逻辑处理单元包括第一输入端、第二输入端和输出端，或逻辑处理单元的第一输入端与触发器的输出端连接，或逻辑处理单元的第二输入端用于接收全局屏蔽标志，或逻辑处理单元的输出端用于输出存储段屏蔽标志。
4、可选地，或逻辑处理单元包括：第一与门，第一与门的第一输入端与触发器的输出端连接，第一与门的第二输入端用于接收屏蔽使能控制信号；或门，或门的第一输入端与第一与门的输出端连接，或门的第二输入端用于接收全局屏蔽标志，或门的输出端用于输出存储段屏蔽标志。
5、可选地，控制电路还包括：段激活信号生成电路，每个段激活信号生成电路与一个存储库对应，段激活信号生成电路用于接收存储库激活信号和存储段选择信号，基于存储库激活信号和存储段选择信号生成段激活信号。
6、可选地，段激活信号生成电路包括：第二与门，第二与门的第一输入端用于接收存储库激活信号，第二与门的第二输入端用于接收存储段选择信号，第二与门的输出端用于输出段激活信号。
7、可选地，控制电路还包括：屏蔽使能信号生成电路，每个屏蔽使能信号生成电路与一个存储段对应，屏蔽使能信号生成电路用于接收全局屏蔽标志和上电复位信号，基于全局屏蔽标志和上电复位信号生成屏蔽使能信号。
8、可选地，屏蔽使能信号生成电路包括：内部屏蔽使能信号生成电路，用于接收全局屏蔽标志，并基于全局屏蔽标志生成内部屏蔽使能信号；与逻辑处理电路，用于接收内部屏蔽使能信号和上电复位信号，并对内部屏蔽使能信号和上电复位信号进行与逻辑处理以生成屏蔽使能信号。
9、可选地，内部屏蔽使能信号生成电路包括低电平脉冲生成电路和第一反相器。其中，该低电平脉冲生成电路用于在检测到上升沿时生成低电平脉冲，该低电平脉冲生成电路的输入端用于接收全局屏蔽标志。第一反相器的输入端与低电平脉冲生成电路的输出端连接，第一反相器的输出端用于输出内部屏蔽使能信号。
10、可选地，低电平脉冲生成电路包括延迟单元、第二反相器和第一与非门。其中，延迟单元的输入端用于接收全局屏蔽标志。第二反相器的输入端与延迟单元的输出端连接。第一与非门的第一输入端与第二反相器的输出端连接，第一与非门的第二输入端用于接收全局屏蔽标志，第一与非门的输出端为低电平脉冲生成电路的输出端。
11、可选地，与逻辑处理电路包括第二与非门和第三与门。其中，第二与非门的第一输入端用于接收内部屏蔽使能信号，第二与非门的第二输入端用于接收屏蔽激活控制信号。第三与门的第一输入端与第二与非门的输出端连接，第三与门的第二输入端用于接收上电复位信号，第三与门的输出端为与逻辑处理电路的输出端，用于输出屏蔽使能信号。
12、可选地，控制电路还包括：刷新控制电路，与各存储段控制电路连接，刷新控制电路用于接收刷新标志，根据刷新标志确定待刷新存储段，在待刷新存储段对应的存储段控制电路输出的存储段屏蔽标志为第一状态的情况下，禁止对待刷新存储段进行刷新，在待刷新存储段对应的存储段控制电路输出的存储段屏蔽标志不为第一状态的情况下，对待刷新存储段进行刷新。
13、根据本公开的第二方面，提供了一种存储器，包括上述任一种控制电路。
14、根据本公开的第三方面，提供了一种存储段控制电路，用于控制存储器中的n个存储库，每个存储库包括m个存储段。存储段控制电路与一个存储段对应，存储段控制电路用于接收全局屏蔽标志、屏蔽使能信号和段激活信号，基于屏蔽使能信号和段激活信号生成内部屏蔽标志，并对内部屏蔽标志和全局屏蔽标志进行或逻辑处理以输出存储段屏蔽标志，存储段屏蔽标志的第一状态表征禁止对与存储段控制电路对应的存储段进行刷新；其中，屏蔽使能信号处于使能状态表征全局屏蔽标志切换至第一状态；若内部屏蔽标志处于第一状态或全局屏蔽标志处于第一状态，则存储段屏蔽标志为第一状态；若段激活信号切换至段激活状态，则内部屏蔽标志退出第一状态以及全局屏蔽标志退出第一状态。
15、在本公开的一些实施例所提供的技术方案中，在全局屏蔽标志或基于屏蔽使能信号和段激活信号生成的内部屏蔽标志为第一状态时，禁止对相应的存储段进行刷新。本公开方案可以为每个存储库中的每个存储段构建刷新屏蔽机制，可以实现存储段维度上的存储段独立刷新控制，在满足不同存储库的工作情况的情况下，有效节省了不必要的刷新带来的功耗，有助于提升存储器的整体性能。
16、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
本文档来自技高网...【技术保护点】
1.一种控制电路，用于控制存储器中的N个存储库，每个所述存储库包括M个存储段，其特征在于，所述控制电路包括：
2.根据权利要求1所述的控制电路，其特征在于，所述存储段控制电路包括：
3.根据权利要求2所述的控制电路，其特征在于，所述或逻辑处理单元包括：
4.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括：
5.根据权利要求4所述的控制电路，其特征在于，所述段激活信号生成电路包括：
6.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括：
7.根据权利要求6所述的控制电路，其特征在于，所述屏蔽使能信号生成电路包括：
8.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括：
9.一种存储器，其特征在于，包括权利要求1至8中任一项所述的控制电路。
10.一种存储段控制电路，用于控制存储器中的N个存储库，每个所述存储库包括M个存储段，其特征在于，所述存储段控制电路与一个所述存储段对应，所述存储段控制电路用于接收全局屏蔽标志、屏蔽使能信号和段激活信号
...【技术特征摘要】
1.一种控制电路，用于控制存储器中的n个存储库，每个所述存储库包括m个存储段，其特征在于，所述控制电路包括：
2.根据权利要求1所述的控制电路，其特征在于，所述存储段控制电路包括：
3.根据权利要求2所述的控制电路，其特征在于，所述或逻辑处理单元包括：
4.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括：
5.根据权利要求4所述的控制电路，其特征在于，所述段激活信号生成电路包括：
6.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括：
7.根据权利要求6所述的控制电路，其特征在于，所述屏蔽使能信号生...
【专利技术属性】
技术研发人员：徐云秀，高恩鹏，孙见鹏，
申请(专利权)人：长鑫闵科存储技术上海有限公司，
类型：发明
国别省市：
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