【技术实现步骤摘要】
本专利技术涉及半导体，尤其是涉及一种半导体器件及其制作方法。
技术介绍
1、随着半导体制造工艺的演进，芯片尺寸越来越小，栅极旁的间隔物的宽度也跟着缩小。这影响到中压器件的效能，导致栅极诱生漏极漏电流(gate-induced drainleakage，简称gidl)效应的恶化，并且增加了漏电流(ioff)变异。
2、因此，该
仍需需要一种改良的半导体中压器件及制造方法，能够解决因为器件尺寸微缩所导致的gidl效应。
技术实现思路
1、本专利技术的主要目的在提供一种改良的半导体器件及其制造方法，以解决上述现有技术的不足和缺点。
2、本专利技术一方面提供一种半导体器件，包括：衬底，具有第一导电型；第一重掺杂区，位于所述衬底中并且具有第二导电型；第二重掺杂区，位于所述衬底中，与所述第一重掺杂区隔开并且具有所述第二导电型；沟道区，位于所述第一重掺杂区和所述第二重掺杂区之间的所述衬底中；栅极，设置于所述沟道区上；硬掩模层，覆盖所述栅极的顶面和侧壁；以及间隔物，设置于所述硬掩模层的侧壁上。
3、根据本专利技术实施例，所述硬掩模层包括氮化硅层。
4、根据本专利技术实施例，所述氮化硅层的厚度为200埃。
5、根据本专利技术实施例，所述硬掩模层还包括氧化硅层。
6、根据本专利技术实施例，所述氧化硅层的厚度为700埃。
7、根据本专利技术实施例，所述栅极是多晶硅栅极。
8、根据本专利技术实施例，所述间
9、根据本专利技术实施例，所述间隔物还包括氧化硅间隔物。
10、根据本专利技术实施例，所述半导体器件还包括：阱，位于所述衬底中并且具有所述第一导电型；第一漂移区，设置于所述阱中并且具有所述第二导电型，其中，所述第一重掺杂区设置于所述第一漂移区中并且邻近所述间隔物；以及第二漂移区，设置于所述阱中并且具有所述第二导电型，其中，所述第二重掺杂区设置于所述第二漂移区内并且邻近所述间隔物。
11、根据本专利技术实施例，所述第一导电型为p型，所述第二导电型为n型。
12、本专利技术另一方面提供一种制作半导体器件的方法，包括：提供具有第一导电型的衬底；在所述衬底中形成具有第二导电型的第一重掺杂区；在所述衬底中形成具有所述第二导电型的第二重掺杂区，并且所述第二重掺杂区与所述第一重掺杂区隔开；在所述第一重掺杂区和所述第二重掺杂区之间的所述衬底中形成沟道区；在所述沟道区上形成栅极；形成硬掩模层，覆盖所述栅极的顶面和侧壁；以及于所述硬掩模层的侧壁上形成间隔物。
13、根据本专利技术实施例，所述硬掩模层包括氮化硅层。
14、根据本专利技术实施例，所述氮化硅层的厚度为200埃。
15、根据本专利技术实施例，所述硬掩模层还包括氧化硅层。
16、根据本专利技术实施例，所述氧化硅层的厚度为700埃。
17、根据本专利技术实施例，所述栅极是多晶硅栅极。
18、根据本专利技术实施例，所述间隔物包括氮化硅间隔物。
19、根据本专利技术实施例，所述间隔物还包括氧化硅间隔物。
20、根据本专利技术实施例，所述方法还包括：在所述衬底中形成具有所述第一导电型的阱；在所述阱中形成具有所述第二导电型的第一漂移区，其中，所述第一重掺杂区设置于所述第一漂移区中并且邻近所述间隔物；以及在所述阱中形成具有所述第二导电型的第二漂移区，其中，所述第二重掺杂区设置于所述第二漂移区内并且邻近所述间隔物。
21、根据本专利技术实施例，所述第一导电型为p型，所述第二导电型为n型。
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1.一种半导体器件，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述硬掩模层包括氮化硅层。
3.根据权利要求2所述的半导体器件，其特征在于，所述氮化硅层的厚度为200埃。
4.根据权利要求2所述的半导体器件，其特征在于，所述硬掩模层还包括氧化硅层。
5.根据权利要求4所述的半导体器件，其特征在于，所述氧化硅层的厚度为700埃。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅极是多晶硅栅极。
7.根据权利要求1所述的半导体器件，其特征在于，所述间隔物包括氮化硅间隔物。
8.根据权利要求7所述的半导体器件，其特征在于，所述间隔物还包括氧化硅间隔物。
9.根据权利要求1所述的半导体器件，其特征在于，还包括：
10.根据权利要求1所述的半导体器件，其特征在于，所述第一导电型为P型，所述第二导电型为N型。
11.一种制作半导体器件的方法，包括：
12.根据权利要求11所述的方法，其特征在于，所述硬掩模层包括氮化硅层。
13.根据
14.根据权利要求12所述的方法，其特征在于，所述硬掩模层还包括氧化硅层。
15.根据权利要求14所述的方法，其特征在于，所述氧化硅层的厚度为700埃。
16.根据权利要求11所述的方法，其特征在于，所述栅极是多晶硅栅极。
17.根据权利要求11所述的方法，其特征在于，所述间隔物包括氮化硅间隔物。
18.根据权利要求17所述的方法，其特征在于，所述间隔物还包括氧化硅间隔物。
19.根据权利要求11所述的方法，其特征在于，还包括：
20.根据权利要求11所述的方法，其特征在于，所述第一导电型为P型，所述第二导电型为N型。
...【技术特征摘要】
1.一种半导体器件，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述硬掩模层包括氮化硅层。
3.根据权利要求2所述的半导体器件，其特征在于，所述氮化硅层的厚度为200埃。
4.根据权利要求2所述的半导体器件，其特征在于，所述硬掩模层还包括氧化硅层。
5.根据权利要求4所述的半导体器件，其特征在于，所述氧化硅层的厚度为700埃。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅极是多晶硅栅极。
7.根据权利要求1所述的半导体器件，其特征在于，所述间隔物包括氮化硅间隔物。
8.根据权利要求7所述的半导体器件，其特征在于，所述间隔物还包括氧化硅间隔物。
9.根据权利要求1所述的半导体器件，其特征在于，还包括：
10.根据权利要求1所述的半导体器件，其特征在于，所述第一导电型为p型，所述第二导电型为n型。
【专利技术属性】
技术研发人员：杨庆忠，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：
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