一种用于非易失性随机存储器的存算一体电路制造技术

本申请提供了一种用于非易失性随机存储器的存算一体电路，属于集成电路技术领域，所述非易失性随机存储器包括N列存储单元阵列，所述存储单元阵列包括十六个存储单元组，所述存算一体电路包括：第一时间累积模块、第一乘积信号模块和全加器模块，其中：所述第一时间累积模块用于控制所述十六个存储单元组依次放电；所述第一乘积信号模块用于记录每列存储单元阵列的从第一个存储单元组放电开始到最后一个存储单元组放电结束的累积时间，并将所述累积时间转换为二进制形式；所述全加器模块用于将每一列的二进制形式的累积时间相加，得到所述非易失性随机存储器的一次操作时间，本申请能够有效降低在内存中实现逻辑运算的功耗、延迟和错误率。

【技术实现步骤摘要】

本申请属于集成电路领域，具体地讲，涉及一种用于非易失性随机存储器的存算一体化电路。

技术介绍

1、目前基于磁随机存取存储器(magnetic random access memory，缩写为mram)的存内计算架构几乎都是数字存内计算方案，算法操作通过调度布尔逻辑来执行。虽然数字存内计算方案实现了高度并行和可靠的计算，但由于时序和控制更为复杂，其能源效率低于模拟存内计算方案(即基于交叉棒阵列欧姆定律的高度并行模拟乘法和累积操作)；mram不能应用模拟存内计算方案的主要原因是磁隧道结(magnetic tunnel junction，缩写为mtj)器件的隧道磁电阻比(tunnel magnetoresistance ratio，缩写为tmr)较低，这使得在传统交叉杆阵列中难以产生满足模拟计算需求的计算信号裕度。

2、有鉴于此，亟需设计一种新的基于非易失存储器的存内计算电路以解决上述技术问题。

技术实现思路

1、针对现有技术中存在的问题，本申请提供一种用于非易失性随机存储器的存算一体电路，有效内存中实本文档来自技高网...

【技术保护点】

1.一种用于非易失性随机存储器的存算一体电路，其特征在于，所述非易失性随机存储器包括N列存储单元阵列，所述存储单元阵列包括十六个存储单元组，所述存算一体电路包括：第一时间累积模块、第一乘积信号模块和全加器模块，其中：

2.根据权利要求1所述的电路，其特征在于，所述第一时间累积模块的输入端包括第一时间累积第一输入端(INBL00)、第一时间累积第二输入端(INBL10)、第一时间累积第三输入端(INBL20)以及第一时间累积第四输入端(INBL30)；所述第一时间累积模块的输出端包括第一时域转换第一输出端(TDC00)、第一时域转换第二输出端(TDC10)、第一时域转换第三输出...

【技术特征摘要】

1.一种用于非易失性随机存储器的存算一体电路，其特征在于，所述非易失性随机存储器包括n列存储单元阵列，所述存储单元阵列包括十六个存储单元组，所述存算一体电路包括：第一时间累积模块、第一乘积信号模块和全加器模块，其中：

2.根据权利要求1所述的电路，其特征在于，所述第一时间累积模块的输入端包括第一时间累积第一输入端(inbl00)、第一时间累积第二输入端(inbl10)、第一时间累积第三输入端(inbl20)以及第一时间累积第四输入端(inbl30)；所述第一时间累积模块的输出端包括第一时域转换第一输出端(tdc00)、第一时域转换第二输出端(tdc10)、第一时域转换第三输出端(tdc20)、第一时域转换第四输出端(tdc30)、第一触发器第一正相输出端(encs00)、第一触发器第二正相输出端(encs10)、第一触发器第三正相输出端(encs20)、第一触发器第四正相输出端(encs30)、第一触发器第一反相输出端第一触发器第二反相输出端第一触发器第三反相输出端以及第一触发器第四反相输出端

3.根据权利要求2所述的电路，其特征在于，所述第一时间累积模块包括时域转换单元和触发器单元，其中：

4.根据权利要求3所述的电路，其特征在于，所述存储单元阵列还包括位线和源线，所述位线和所述源线分别被平分为十六个相等的部分，其中：

5.根据权利要求4所述的电路，其特征在于，所述第一时域转换子单元、所述第二时域转换子单元、所述第三时域转换子单元以及所述第四时域转换子单元被所述十六个存储单元组共享，其中：

6.根据权利要求5所述的电路，其特征在于，

7.根据权利要求5所述的电路，其特征在于，

8.根据权利要求6或7所述的电路，其特征在于，

9.根据权利要求8所述的电路，其特征在于，所述第n分段位线和所述第n分段源线之间还包括第n第一分段晶体管和第n第二分段晶体管，其中：

10.根据权利要求9所述的电路，其特征在于，所述存算一体电路还包括预充晶体管，所述预充晶体管的第一端用于输入pl信号，所述预充晶体管的第二端用于连接电源，所述预充晶体管的第三端用于连接所述位线，其中：

11.根据权利要求10所述的电路，其特征在于，所述第一时间累积模块进一步被配置为：

12.根据权利要求11所述的电路，其特征在于，所述第一时间累积模块进一步被配置为：

13.根据权利要求12所述的电路，其特征在于，所述第一乘积信号模块包括第一二输入与门、三输入与门、二输入或门、触发器、第二二输入与门、延时单元、其中：

14.根据权利要求13所述的电路，其特征在于，所述第一乘积信号模块进一步被配置为：

15.根据权利要求14所述的电路，其特征在于，在多个计算周期下，所述存算一体电路还包括第二时间累积模块、第二乘积信号模块、预充模块和流水线控制模块，其中：

16.根据权利要求15所述的电路，其特征在于，所述第...

【专利技术属性】
技术研发人员：张悦，王进凯，张伯均，顾正坤，陈友祥，王泽坤，赵巍胜，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：