一种基于制造技术

本发明专利技术公开了一种基于

【技术实现步骤摘要】
一种基于MPSoC的视频压缩和记录仪


[0001]本专利技术涉及视频处理
，尤其涉及一种基于
MPSoC
的视频压缩和记录仪
。

技术介绍

[0002]视频压缩技术指通过特定的压缩技术将某个视频格式的文件转换成另一种视频格式文件的方式，目前视频流传输中最为重要的编解码标准有国标电联的
H.261,H.263
，运动静止图像专家组的
M
‑
JPEG
和国际标准化组织运动图像专家组的
MPEG
系列标准，视频压缩技术用于录像，资料收集，整理，存储，高性能视频压缩技术用于远程视频网络传输
。
[0003]目前的视频处理方案见图1，采用
FPGA+ARM+DSP
实现，视频输入设备将视频信号送给
FPGA
进行压缩，压缩后
DSP
对压缩后的视频信号进行运算处理，最后将处理好的视频信号送给
ARM
，
ARM
将视频信号输出上位机显示，或者存储等操作；
[0004]见图2，
①
视频采集模块在
FPGA
的控制下进行视频图像信息的采集，注释，视频采集后送给
FPGA
；
[0005]②
FPGA
将视频图像进行预处理并将视频数据送给
SDRAMR
进行缓存，
FPGA
对缓存数据进行滤波处理，消除图像信息中的噪声干扰，滤波后的数据通过
FPGA
内部
FIFO
进入
DSP
进行下一步的压缩处理；
[0006]③
DSP
上电后首先进行引导程序的自加载，等待
FPGA
发送请求，在收到
FPGA
的请求后，
DSP
建立
EDMA
通道从
FPGA
获取视频数据，存满一帧后，开始对视频图像进行
JPEG
压缩处理，压缩处理后的视频图像信息经过
FIFO
缓存后，在
FPGA
的控制下写入数据缓存区；
[0007]④
ARM
的读取缓存区数据并将数据通过串口送给记录仪
。
[0008]根据上述可知，目前的方案系统结构复杂，集成度不高，开发维护难度大，功耗和成本高
。
[0009]为此，我们提出一种基于
MPSoC
的视频压缩和记录仪来解决上述问题
。

技术实现思路

[0010]本专利技术的目的是为了解决现有技术中存在的系统结构复杂，集成度不高，开发维护难度大，功耗和成本高的缺点，而提出的一种基于
MPSoC
的视频压缩和记录仪
。
[0011]为了实现上述目的，本专利技术采用了如下技术方案：
[0012]一种基于
MPSoC
的视频压缩和记录仪，包括视频源部分
、
视频处理板
、
记录仪和上位机显示部分；
[0013]所述视频源部分即视频输入设备，可为
SDI/CAMERALINK
接口的相机；
[0014]所述视频处理板即视频压缩板，用于对输入视频进行压缩处理；
[0015]所述记录仪用于存储压缩处理后的视频；
[0016]所述上位机是为用于显示的设备
。
[0017]在使用时通过视频输入设备将视频输入到视频处理板部分，经过视频处理后再输出到记录仪中
。
[0018]优选的，所述视频处理板包括频采集注释接收模块
、
注释模块
、AXI
‑
DMA
模块
、
视频压缩模块
(VCU)
与视频数据
DDR
缓存模块
。
[0019]优选的，视频采集注释接收模块，完成输入视频数据的接收
、
时统，注释信息锁存，时序解析及时序转换等功能
。
[0020]优选的，注释模块，注释模块完成串口数据收发
、
时统和注释信息锁存等功能
。
[0021]优选的，
AXI
‑
DMA
模块，
AXI
‑
DMA
模块以
DMA
的方式，将两路视频数据写入
PS
侧内存中做压缩
。
[0022]优选的，视频压缩模块
(VCU)
，视频压缩使用
PL
侧的视频编解码单元
(VCU)
硬核来实现，
VCU
能够访问来自
PL
或
PS
的视频和音频流，以提供和
/
或存取达到软件算法
50
倍的压缩视频信息，从而节省宝贵的系统存储空间
。
[0023]优选的，视频数据
DDR
缓存模块，视频数据
DDR
缓存模块完成两路视频数据
DDR
写和三路视频数据读
DDR
的仲裁
、DDR
读写时序生成及跟踪视频数据处理等功能
。
[0024]优选的，一种基于
MPSoC
的视频压缩和记录仪工作步骤包括：
S1、
首先
PL
对视频源进行采集注释接收；
[0025]S2、
视频数据缓存在
PL
侧
DDR
中并通过
PCIE
将原始视频数据存放在存储设备中，通过
DMA
视频数据从
PL
侧
DDR
读出缓存在
PS
侧
DDR
中；
[0026]S3、PS
启动
VCU
对视频进行压缩；
[0027]S4、PS
将压缩后数据通过串口发送给记录仪
。
[0028]与现有技术相比，本专利技术的有益效果为：
[0029]本专利技术采用基于
Xilinx UltraScale+MPSOC
系列进行开发，比如此系列之一的
XCZU7EV
芯片
PS
部分集成
Quadcore ARM Cortex
‑
A53 MP Core
应用处理器，
PL
部分集成
H.264/H.265VCU
硬核，
VCU
模块能够以
60Hz
的像素对分辨率高达
4k
的视频进行同步压缩和解压缩，支持多达8个数据流，多编码参数的适时修改性能优于编解码芯片本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于
MPSoC
的视频压缩和记录仪，其特征在于，包括视频源部分
、
视频处理板
、
记录仪和上位机显示部分；所述视频源部分即视频输入设备，为
SDI/CAMERALINK
接口的相机；所述视频处理板即视频压缩板，用于对输入视频进行压缩处理；所述记录仪用于存储压缩处理后的视频；所述上位机是用于显示的设备
。2.
根据权利要求1所述的一种基于
MPSoC
的视频压缩和记录仪，其特征在于，所述视频处理板包括频采集注释接收模块
、
注释模块
、AXI
‑
DMA
模块
、
视频压缩模块
(VCU)
与视频数据
DDR
缓存模块
。3.
根据权利要求2所述的一种基于
MPSoC
的视频压缩和记录仪，其特征在于，视频采集注释接收模块，完成输入视频数据的接收
、
时统，注释信息锁存，时序解析及时序转换等功能
。4.
根据权利要求3所述的一种基于
MPSoC
的视频压缩和记录仪，其特征在于，注释模块，注释模块完成串口数据收发
、
时统和注释信息锁存等功能
。5.
根据权利要求4所述的一种基于
MPSoC
的视频压缩和记录仪，其特征在于，
AXI
‑
DMA
模块，
AXI
‑
DMA
模块以
DMA
的方式，将两路视频数据写入
PS
侧内存中做压缩
。6.
根据权利要求...

【专利技术属性】
技术研发人员：陈晨，
申请(专利权)人：国科环宇南京电子技术有限公司，
类型：发明
国别省市：