自动校正高速串行信号采样相位的方法技术

技术编号:39814613 阅读:23 留言:0更新日期:2023-12-22 19:32
本发明专利技术公开了自动校正高速串行信号采样相位的方法

【技术实现步骤摘要】
自动校正高速串行信号采样相位的方法、装置及电子设备


[0001]本专利技术属于数字信号处理领域,具体涉及一种自动校正高速串行信号采样相位的方法

装置及电子设备


技术介绍

[0002]高速串行信号的接收误码率非常依赖对数据的采样相位,理论上的最佳采样点是信号眼图的中间点,此时离信号可能发生变化的前后沿的相位距离最远,信号最稳定

低速随路时钟需要通过
PLL(
锁相环
)
倍频到串行数据频率的
1/2
频率
(
高频
)
后再用于数据的采样

[0003]在
ASIC(
专用集成芯片
)
中,由于线路已经固定,所以采样时钟在芯片内的走线时延可预估,因而可以在设计层面通过可控延迟线做补偿的方式实现正确的采样

而对于
FPGA(
现场可编程门阵列
)
器件来说,其信号走线受软件编译的影响存在走线随机性,所以低速随路时钟信号本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种自动校正高速串行信号采样相位的方法,其特征在于,应用于
FPGA
,所述方法包括:对高速串行信号的随路时钟进行持续采样,同时遍历采样时钟的
PLL
相位,得到各个
PLL
相位所分别对应的一组时钟字;通过统计每组所述时钟字的误码率,确定误码率最低的至少一组时钟字对应的目标
PLL
相位;根据所述目标
PLL
相位执行
PLL
相位调整,以利用相位调整后的采样时钟对高速串行信号进行采样
。2.
根据权利要求1所述的自动校正高速串行信号采样相位的方法,其特征在于,当所述高速串行信号的数据字周期等于所述随路时钟的时钟周期时,所述方法还包括:在根据所述目标
PLL
相位执行
PLL
相位调整之后,以及在对采样数据进行切分输出之前,调整
FPGA
的解串电路的切分窗口,以使所述解串电路所解串的时钟字符合标准时钟字,所述标准时钟字是所述高速串行信号对应的接口协议定义的时钟字
。3.
根据权利要求1所述的自动校正高速串行信号采样相位的方法,其特征在于,所述高速串行信号的比特周期等于所述随路时钟的时钟周期的一半
。4.
根据权利要求1所述的自动校正高速串行信号采样相位的方法,其特征在于,所述高速串行信号,包括:由
CPU
或外部传感器发来的
LVDS

TMDS。5.
根据权利要求1所述的自动校正高速串行信号采样相位的方法,其特征在于,所述方法基于
FPGA
的通用资源实现
。6.
一种自动校正高速串行信号采样相位的装置,其特征在于,应用于
FPGA
,所述装置包括:相位遍历及调整模块,用于在
FPGA
对高速...

【专利技术属性】
技术研发人员:郝舒炜贾弘翊韦嶔张红荣
申请(专利权)人:西安智多晶微电子有限公司
类型:发明
国别省市:

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