高深宽比结构的分割或横截面制造技术

本发明专利技术关于识别高深宽比

【技术实现步骤摘要】
【国外来华专利技术】高深宽比结构的分割或横截面
[0001]相关申请的交叉引用
[0002]本专利申请案主张
2021
年4月
21
日提交的德国专利申请案第
DE 102021 110 054.2
号的优先权，其全部内容在此是以引用方式并入本文供参考
。


[0003]本专利技术关于一种通过集成电路横截面成像的三维电路图案检查和测量技术
。
更具体地，本专利技术关于获得集成半导体样本之内通道或高深宽比
(HAR)
结构的
3D
体积图像的方法
、
以及关于对应计算机程序产品和对应半导体检查装置
。
该方法
、
计算机程序产品和装置可用于通过使用扫描带电粒子显微镜，对集成半导体样本内通道或
HAR
结构的形状或横截面
、
倾斜或轨迹，进行定量计量
、
缺陷检测
、
缺陷审查和检查
。

技术介绍

[0004]半导体结构是最精细的人造结构之一，仅存在极少数的不完美
。
这些罕见的不完美是缺陷检测
、
缺陷审查或定量计量装置正在寻找的特征
。
[0005]制造的半导体结构基于先前知识
。
例如，在逻辑类型样本中，金属线平行于金属层或高深宽比
(HAR)
结构，或金属通孔垂直于金属层
。
不同层中金属线之间的角度为0°
或
90
°
。
另一方面，对于
VNAND
类型的结构，已知其横截面平均为球形
。
[0006]集成半导体通过平面集成技术处理硅基板上一系列层来制造，每层首先平面化，然后通过投射曝光装置在光刻制程内由图案结构化
。
光刻图案通过多种技术转移到硅层中，包括蚀刻
、
沉积
、
掺杂或植入
。
图1中显示横截面垂直于一组层
。
集成半导体
50
包含一组层
54.1、54.2、
……
54.22
，其通过平行于在
x
‑
y
方向延伸的顶面
52
的平面集成技术来制造
。
在最下层
54.22
之外是半导体基板或晶片的硅块材基板
51
，其并未显示出其整个深度
。
最下层
54.22
是在硅基板中通过例如植入形成掺杂结构
58
的层
。
在此层的顶部上，由诸如金属层
54.1、54.3、
…
54.17
…
的金属导体构成的一系列所谓金属层与诸如隔离层
54.2、54.4
…
的一系列隔离层交替
。
隔离层包含互接，以接触两相邻金属层，诸如金属层
54.1
中的金属结构
56
与金属层
54.3
中的金属结构之间的通孔
55。
最下金属层包含在相邻隔离层中具有触点
59
的一系列栅极
57。
[0007]随着
z
方向深度增加，所述层中的最小特征尺寸变得更小
。
最下
、
最关键层的当前最小特征尺寸或关键尺寸实际上低于
10nm
，例如
7nm
或
5nm
，并在不久的将来接近
3nm
以下
。
随着最小特征尺寸的小幅扩展，所述层在
x
和
y
方向的横向放置要求变得越来越苛刻
。
两层的横向叠加精度通常为两层中最小特征尺寸的
1/3
的数量级
。
因此，最下层的横向排列必须在数纳米大小内，并在不久的将来甚至低于
1nm。
[0008]图2显示贯穿半导体装置
(
诸如
NAND
存储器装置
)
的横截面的另一范例
。
在此范例中，数个柱
(
诸如由参考编号
60
指出的三个柱
)
延伸穿过一大组金属和隔离层
54.1、
…
54.k、
…
54.z
，并建立垂直于所述层的导电连接
。
柱
60
也称为
HAR(
高深宽比
)
结构，或有时称为接触通道
。
虽然金属层内平行于表面
52
的金属结构利用高精度平面制造技术一次性制
造，但柱
60
在每个后续层中由彼此堆叠于顶部的大系列或小金属结构形成
。
因此，柱可能遭受若干损坏，因此变成各个平面层制程中的错误以及后续平面层之间的重叠错误
。
然而，柱内的错误或缺陷限制了半导体装置的性能，或可能导致此装置故障
。
一种柱为
3D
存储器芯片中的所谓存储器通道
。
[0009]用于分析集成半导体装置的现有技术目前正使用
2D
成像方式
。
例如，例如通过离子束磨削由半导体装置形成薄片或薄膜，并且通过探针提取薄样本
。
薄膜可为所谓的“平面视图”或“横截面视图”样本，其可为平行或垂直的集成半导体装置
。
薄膜由例如扫描电子显微镜
(SEM
或
STEM)
或透射式电子显微镜
(TEM)
进一步分析
。
此方法需要去除通道或柱前后的材料，这可能导致测量不精确
。
柱
、
孔或通道的部分可已从薄片移除，并且从成像薄膜中遗失
。
[0010]另一方法是生成平行或垂直于集成半导体装置的单一相交平面的
2D
图像，其通过使用相交光束或双光束装置进行磨削和成像来生成
。
然而，如前述，将
HAR
柱或孔或通道制造成具有不始终可预测或已知的形状
。
其可扭曲和弯曲并延伸到平面
2D
相交点之外
。2D
技术无法捕捉这些结构的真实路径或轨迹，以及这些结构的形状特性，因为
HAR
柱或孔或通道可不限于平面相交平面
。
接下来，用于
2D
成像的横截面表面可通过称为垂幕
(curtaining)
的效果退化，使得横截面表面显示一些波纹，并且
2D
图像可能仅包含半导体结构的一本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.
一种训练机器学习逻辑以分割高深宽比
HAR
结构中的柱横截面环的方法，该方法包含：提供多个柱的横截面图像；以两个交替标签对横截面图像中的环进行二进制注释；基于二进制注释的环训练第一机器学习逻辑；使用训练过的第一机器学习逻辑分割横截面图像或进一步横截面图像，以提供二进制分割图像；多级注释二进制分割图像中的分割环，以提供多级注释图像；以及基于该多级注释图像，训练第二机器学习逻辑作为用于分割环的机器学习逻辑
。2.
如权利要求1所述的方法，其中该第一机器学习逻辑包括随机森林模型
。3.
如权利要求1或2所述的方法，其中该第二机器学习逻辑包括神经网路
。4.
如权利要求1至3中任一项所述的方法，更包含基于校正的二进制分割图像，重新训练该第一机器学习逻辑
。5.
如权利要求4所述的方法，其中该多级注释于重新训练之后执行
。6.
如权利要求1至5中任一项所述的方法，其中训练该第二机器学习逻辑基于所述多级注释图像的第一部分，并且其中该方法更包含基于与该第一部分不同的所述多级注释图像的第二部分，测试已训练的第二机器学习逻辑
。7.
如权利要求1至6中任一项所述的方法，其中针对所述环中每一个的一部分执行该二进制注释
。8.
一种分析高深宽比
HAR
结构中柱横截面环的方法，该方法包含：提供柱的横截面图像；使用训练过的机器学习逻辑在该横截面中分割环；以及基于已分割环来确定所述环的参数，其中该机器学习逻辑为使用如权利要求1至7中任一项所述的方法训练的该第二机器学习逻辑
。9.
如权利要求8所述的方法，更包含基于该已分割环来识别所述环的轮廓，其中基于已识别的轮廓来确定所述参数
。10.
如权利要求8或9所述的方法，其中所述参数包括选自由环半径和环直径所构成的群组中的参数
。11.
如权利要求8至
10
中任一项所述的方法，更包含识别所述参数与额定值或预期值的偏差
。12.
权利要求8至
11
中任一项所述的方法，更包含：获得半导体...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：卡尔蔡司，
类型：发明
国别省市：