一种基于异步电路的加解密方法及电路技术

本发明专利技术公开了一种基于异步电路的加解密方法及电路，针对目前安全性能较不完善的以

【技术实现步骤摘要】
一种基于异步电路的加解密方法及电路


[0001]本专利技术属于信息安全领域，具体涉及一种基于异步电路的加解密方法及电路
。

技术介绍

[0002]近年来，随着物联网技术的日益提高，物联网设备之间存在着大量的数据存储
、
处理和传输的操作
。
信息技术和计算机技术不断发展，数字信息的交互越来越频繁，数字信息的安全越来越受到重视，信息数据的加密则成为保障数据安全的重要手段，软件端需要对数据进行加密，硬件数字信息安全同样不可或缺
。
[0003]相较于同样硬件架构的同步电路
CLK
信号控制下的
AES
加密算法，异步控制电路能够有效的缓解加密算法硬件电路增加后带来的功耗问题：得益于异步控制电路的触发方式是基于事件驱动的，事件驱动的电平翻转代替了原本的时钟翻转，减少了许多不必要的时钟翻转，极大的降低了加解密电路所产生的的功耗
。
另一方面，异步电路的事件驱动方式，在运用了流水线结构的加解密电路中，大大减少了原本流水线结构中延时较小模块中无用的等待延时，极大的提高了加解密算法的运算效率
。
最后，异步电路在电路中几乎无规律的电平翻转，进一步提高了
AES
加密算法在侧信道攻击中的破解难度
。
保证了低功耗的同时，又能够高性能更安全地完成电路控制功能
。
[0004]对于该加密方法，
AES
算法是一种分组加密算法，算法支持
128bit
的数据明文分组长度，采用的密钥长度为
128bit
，主要包括密钥扩展算法和加解密算法
。
加解密算法模块采用全流水线式结构，其优势相比普通
AES
算法硬件结构，能够连续对输入数据，进行加解密的运算操作，极大的提高加解密的运算效率；密钥扩展算法硬件架构采用基于异步电路的流水线式结构生成密钥配合密钥存储的硬件结构，其优势相比普通
AES
算法硬件电路，能够做到对于连续加解密的数据，自定义不同的密钥对应不同的数据，在不影响加解密模块正常功能的情况下，大大提高该算法硬件电路的安全性能
。
[0005]如何将异步电路与
AED
算法电路进行结合，并在不影响加密功能的情况下，进一步提高其运算效率，优化其电路结构成了亟待解决的问题
。

技术实现思路

[0006]为解决现有技术的不足，将传输中大量的连续数据，通过改进的流水线方式进行连续加解密处理，通过异步控制电路的优势，实现保证加解密效果的同时，避免时钟亚稳态问题，降低功耗，提高运行效率
、
安全性，且为后期的模块化集成提供便利的目的，本专利技术采用如下的技术方案：一种基于异步电路的
AES
加解密电路，包括异步控制模块
、
密钥扩展及存储模块和加解密模块，所述异步控制模块通过其
CLICK
单元，分解控制通路与数据通路来构建控制轮，将局部控制信号替换全局时钟，控制加解密模块全流水线的每一轮运算，生成的每轮子密钥用于加解密操作
。
异步控制模块在代替原本同步电路的
CLK
时钟信号和
rst_n
复位信号的同时，控制部分模块由异步电路代替，通过异步电路无规律输出
信号电平翻转，对密钥扩展及存储模块
、
加密模块和解密模块的控制调度，
CLICK
单元电路采用“约束捆绑数据”的握手协议，将控制通讯通路和事务处理分成不同的时间动态方式，与同步电路下时钟翻转的功耗相比，没有了规律的翻转功耗，进一步降低了整个算法电路的功耗；此外，全流水线的形式能够对大量数据进行连续加解密运算，实现更为简洁高效的异步控制；密钥扩展生成一轮子密钥的速度快于一组明文加密的速度，因而一轮完整的密钥扩展运算所有密钥均可快于明文加密的速度，提高了加解密整体的速率，并且不影响加密流水线的运行，通过不同数据对用不同密钥的操作，加强了该算法模块的安全性能
。
[0007]进一步地，所述加解密模块包括加密模块和解密模块，加
、
解密模块采用多级流水线的形式，形成相同循环迭代的多个单轮加
、
解密模块加上最后一轮单轮加
、
解密模块；所述多个单轮加密模块分别包括字节代换模块
、
行位移模块
、
列混淆模块和轮密钥加模块，所述最后一轮单轮加密模块包括字节代换模块
、
行位移模块和轮密钥加模块，异步控制模块中均设有对应的
CLICK
单元控制模块间数据流动，轮密钥加模块基于最后一轮单轮加密模块的输出及其对应的扩展子密钥，生成密文；该数据流运算中，没有采用模块复用的方式，整体采用流水线迭代的架构方法，从整体架构上实现流水线数据加密效果，配合异步控制电路的模块间控制，使得相比于一般的同步
AES
加密算法结构，运算效率更高，速度更快；所述多个单轮解密模块分别包括逆字节代换模块
、
逆行位移模块
、
逆列混淆模块和轮密钥加模块，所述最后一轮单轮解密模块包括逆字节代换模块
、
逆行位移模块和轮密钥加模块，异步控制模块中均设有对应的
CLICK
单元控制模块间数据流动，轮密钥加模块基于最后一轮单轮解密模块的输出及其对应的密钥扩展及存储模块存储的扩展子密钥，生成明文；该数据流运算中，没有采用模块复用的方式，整体采用流水线迭代的架构方法，从整体架构上实现流水线数据解密效果，配合异步控制电路的模块间控制，使得相比于一般的同步
AES
加密算法结构，运算效率更高，速度更快
。
[0008]进一步地，所述字节代换模块，内部采用流水线处理，依次对明文进行拆分
、S
盒代换及合成；所述逆字节代换模块，内部采用流水线处理，依次对密文进行拆分
、
逆
S
盒代换及合成；字节代换模块和逆字节代换模块，通过添加的寄存器组，在一个电平翻转内将拆分的多组明文数据
S
盒代换和逆
S
盒代换，提升了可输入数据的速率，提高加密效率；同时，通过流水线的方式，实现五级流水线连续输入与输出功能，来保证加解密的连续运行不被中断
。
[0009]进一步地，所述行位移模块，将明文转换为矩阵，完成生成矩阵的每行位置替换算法；所述逆行位移模块，将密文转换为矩阵，完成生成矩阵的每行位置替换算法的逆向运算
。
[0010]进一步地，所述列混淆模块，利用域
GF
（8）上的算数特性的一个代替，将明文转换为矩阵，完成生成矩阵的矩阵乘法的算法；所述逆列混淆模块，利用域
GF
（8）上的算数特性的一个代替，将密文转换为矩阵，完成生成矩阵的矩阵乘法算法的逆向算法
...

【技术保护点】

【技术特征摘要】
1.
一种基于异步电路的
AES
加解密电路，包括异步控制模块
、
密钥扩展及存储模块和加解密模块，其特征在于：所述异步控制模块通过其
CLICK
单元，分解控制通路与数据通路来构建控制轮，将局部控制信号替换全局时钟，控制加解密模块全流水线的每一轮运算，密钥扩展及存储模块通过模块迭代的方式，对密钥经每轮计算得到的子密钥进行存储，扩展生成的每轮子密钥用于加解密操作
。2.
根据权利要求1所述的一种基于异步电路的
AES
加解密电路，其特征在于：所述加解密模块包括加密模块和解密模块，加
、
解密模块采用多级流水线的形式，形成相同循环迭代的多个单轮加
、
解密模块加上最后一轮单轮加
、
解密模块；所述多个单轮加密模块分别包括字节代换模块
、
行位移模块
、
列混淆模块和轮密钥加模块，所述最后一轮单轮加密模块包括字节代换模块
、
行位移模块和轮密钥加模块，异步控制模块中均设有对应的
CLICK
单元控制模块间数据流动，轮密钥加模块基于最后一轮单轮加密模块的输出及其对应的扩展子密钥，生成密文；所述多个单轮解密模块分别包括逆字节代换模块
、
逆行位移模块
、
逆列混淆模块和轮密钥加模块，所述最后一轮单轮解密模块包括逆字节代换模块
、
逆行位移模块和轮密钥加模块，异步控制模块中均设有对应的
CLICK
单元控制模块间数据流动，轮密钥加模块基于最后一轮单轮解密模块的输出及其对应的密钥扩展及存储模块存储的扩展子密钥，生成明文
。3.
根据权利要求2所述的一种基于异步电路的
AES
加解密电路，其特征在于：所述字节代换模块，内部采用流水线处理，依次对明文进行拆分
、S
盒代换及合成；所述逆字节代换模块，内部采用流水线处理，依次对密文进行拆分
、
逆
S
盒代换及合成；字节代换模块和逆字节代换模块，通过添加的寄存器组，在一个电平翻转内将拆分的多组明文数据
S
盒代换和逆
S
盒代换
。4.
根据权利要求2所述的一种基于异步电路的
AES
加解密电路，其特征在于：所述行位移模块，将明文转换为矩阵，完成生成矩阵的每行位置替换算法；所述逆行位移模块，将密文转换为矩阵，完成生成矩阵的每行位置替换算法的逆向运算
。5.
根据权利要求2所述的一种基于异步电路的
AES
加解密电路，其特征在于：所述列混淆模块，利用域
GF
上的算数特性的代替，将明文转换为矩阵，完成生成矩阵的矩阵乘法的算法；所述逆列混淆模块，利用域
GF
上的算数特性的代替，将密文转换为矩阵，完成生成矩阵...

【专利技术属性】
技术研发人员：何旗凯，马德，岳克强，马琪，胡有能，吕宝媛，李一涛，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：