数据处理方法技术

本申请公开了一种数据处理方法

【技术实现步骤摘要】
数据处理方法、装置、存储节点及存储介质


[0001]本专利技术涉及存储
，特别是涉及一种数据处理方法
、
装置
、
存储节点及存储介质
。

技术介绍

[0002]在芯片设计中，缓存如
RAM
模块是其中的一个重要组成部分
。
在芯片工作过程中，
RAM
模块主要负责数据通路上数据的存储，在一定程度上确保芯片的工作可靠性
。
因此，芯片内部一般都会对
RAM
内部的存储数据进行相应的保护处理
。
如图1所示，硬件模块
(
记为
Module A)
需要读写
RAM_wrapper
中的存储数据时，会根据读写的地址将数据存储至
RAM_BLOCK
中或者从中读取数据
。
对进入
RAM_BLOCK
之前的数据，一般会采用错误检查和纠正
(ECC)
的读写保护机制对读写的数据进行
1bit
检错纠错处理，以保证数据的完整性
。
但是，对地址却没有进行任何的保护处理，而是通过
addr_reg
寄存器直接连接到
RAM_BLOCK
中进行地址的索引，以读取数据
。
[0003]然而，在芯片的实际应用场景中，由于外部的恶劣环境，例如电磁干扰，辐射或者高温高压等影响，可能会导致芯片内部的少数寄存器在运行过程中出现
bit
翻转的情况，如果该类情况出现在
RAM
模块的
addr_reg
寄存器中，可能导致对
RAM
中读写的数据发生错误却未被系统识别出，不仅将无法读取到正确数据，并且可能还会导致芯片内部系统出现挂死的现象
。

技术实现思路

[0004]本申请的目的在于提供一种数据处理方法
、
装置
、
存储节点及存储介质，能够确保读取数据时能获得正确数据，同时降低系统挂死的风险
。
[0005]为达到上述目的：
[0006]第一方面，本申请提供了一种数据处理方法，应用于存储节点，所述存储节点包括缓存，所述方法包括：
[0007]获取写数据命令，所述写数据命令包括待写入地址和待写入数据；
[0008]根据配置的
RAM_cfg_mode
模式对所述待写入地址和所述待写入数据进行绑定，生成第一数据；所述
RAM_cfg_mode
模式用于指示所述待写入地址和所述待写入数据的绑定方式；
[0009]对所述第一数据添加校验位，获得第二数据；
[0010]将所述第一数据和所述第二数据进行组合，获得第三数据，并根据所述待写入地址将所述第三数据存储至所述缓存中
。
[0011]在一实施方式中，所述根据配置的
RAM_cfg_mode
模式对所述待写入地址和所述待写入数据进行绑定，生成第一数据之前，包括：
[0012]对所述待写入地址和所述待写入数据进行延时打拍处理
。
[0013]在一实施方式中，所述根据配置的
RAM_cfg_mode
模式对所述待写入地址和所述待
写入数据进行绑定，生成第一数据，包括以下至少一种：
[0014]响应于配置的
Ram_cfg_mode
模式为第一模式，将所述待写入地址的高位和所述待写入数据的低位进行逻辑异或运算，并将逻辑异或运算结果和所述待写入数据的高位进行拼接以生成第一数据；
[0015]响应于配置的
Ram_cfg_mode
模式为第二模式，将所述待写入地址的低位和所述待写入数据的高位进行逻辑异或运算，并将逻辑异或运算结果和所述待写入数据的低位进行拼接以生成第一数据；
[0016]响应于配置的
Ram_cfg_mode
模式为第三模式，将所述待写入地址的高位和所述待写入数据的高位进行逻辑异或运算，并将逻辑异或运算结果和所述待写入数据的低位进行拼接以生成第一数据；
[0017]响应于配置的
Ram_cfg_mode
模式为第四模式，将所述待写入地址的低位和所述待写入数据的低位进行逻辑异或运算，并将逻辑异或运算结果和所述待写入数据的高位进行拼接以生成第一数据
。
[0018]在一实施方式中，所述方法还包括：
[0019]获取配置指令，根据所述配置指令确定配置的所述
RAM_cfg_mode
模式
。
[0020]第二方面，本申请提供了一种数据处理方法，应用于存储节点，所述存储节点包括缓存，所述方法还包括：
[0021]获取读数据命令，所述读数据命令包括读地址；
[0022]根据所述读地址从所述缓存中读取第三数据，并对所述第三数据进行解码以获得第一数据和第二数据；
[0023]对所述第一数据和所述第二数据进行纠错解码；
[0024]响应于纠错解码通过，根据配置的
RAM_cfg_mode
模式对纠错解码后的所述第一数据进行解绑定，获得待读取数据和所述待读取数据的写入地址；所述
RAM_cfg_mode
模式用于指示所述写入地址和所述待读取数据的绑定方式；
[0025]确定所述写入地址和所述读地址一致时，输出所述待读取数据
。
[0026]在一实施方式中，所述对所述第一数据和所述第二数据进行纠错解码，包括：
[0027]对所述第一数据进行纠错检查，获得纠错检查结果；
[0028]比较所述第二数据和所述纠错解码检查结果，以检查所述第一数据是否出错；
[0029]响应于所述第一数据存在
1bit
出错，对所述第一数据进行纠错恢复，获得纠错解码后的所述第一数据；
[0030]响应于所述第一数据存在
2bit
及以上出错，确定纠错解码未通过，并执行异常处理机制
。
[0031]第三方面，本申请提供了一种数据处理装置，所述装置位于存储节点中，包括：数据写入模块
、
纠错引擎模块
、
组合模块和缓存模块；其中，
[0032]数据写入模块，被配置为获取写数据命令，所述写数据命令包括待写入地址和待写入数据；以及，根据配置的
RAM_cfg_mode
模式对所述待写入地址和所述待写入数据进行绑定，生成第一数据；所述
RAM_cfg_mode
模式用于指示所述待写入地址和所述待写入数据的绑定方式；
[0033]纠错引擎模块，被配置为对所述第一数据添加校验位，获得第二数据；
[0034]组合模块，被配置为将所述第一数据和所述第二数据进行组合，获得第三数据，并根本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种数据处理方法，应用于存储节点，所述存储节点包括缓存，其特征在于，所述方法包括：获取写数据命令，所述写数据命令包括待写入地址和待写入数据；根据配置的
RAM_cfg_mode
模式对所述待写入地址和所述待写入数据进行绑定，生成第一数据；所述
RAM_cfg_mode
模式用于指示所述待写入地址和所述待写入数据的绑定方式；对所述第一数据添加校验位，获得第二数据；将所述第一数据和所述第二数据进行组合，获得第三数据，并根据所述待写入地址将所述第三数据存储至所述缓存中
。2.
根据权利要求1所述的数据处理方法，其特征在于，所述根据配置的
RAM_cfg_mode
模式对所述待写入地址和所述待写入数据进行绑定，生成第一数据之前，包括：对所述待写入地址和所述待写入数据进行延时打拍处理
。3.
根据权利要求1或2所述的数据处理方法，其特征在于，所述根据配置的
RAM_cfg_mode
模式对所述待写入地址和所述待写入数据进行绑定，生成第一数据，包括以下至少一种：响应于配置的
Ram_cfg_mode
模式为第一模式，将所述待写入地址的高位和所述待写入数据的低位进行逻辑异或运算，并将逻辑异或运算结果和所述待写入数据的高位进行拼接以生成第一数据；响应于配置的
Ram_cfg_mode
模式为第二模式，将所述待写入地址的低位和所述待写入数据的高位进行逻辑异或运算，并将逻辑异或运算结果和所述待写入数据的低位进行拼接以生成第一数据；响应于配置的
Ram_cfg_mode
模式为第三模式，将所述待写入地址的高位和所述待写入数据的高位进行逻辑异或运算，并将逻辑异或运算结果和所述待写入数据的低位进行拼接以生成第一数据；响应于配置的
Ram_cfg_mode
模式为第四模式，将所述待写入地址的低位和所述待写入数据的低位进行逻辑异或运算，并将逻辑异或运算结果和所述待写入数据的高位进行拼接以生成第一数据
。4.
根据权利要求1所述的数据处理方法，其特征在于，所述方法还包括：获取配置指令，根据所述配置指令确定配置的所述
RAM_cfg_mode
模式
。5.
一种数据处理方法，应用于存储节点，所述存储节点包括缓存，其特征在于，所述方法包括：获取读数据命令，所述读数据命令包括读地址；根据所述读地址从所述缓存中读取第三数据，并对所述第三数据进行解码以获得第一数据和第二数据；对所述第一数据和所述第二数据进行纠错解码；响应于纠错解码通过，根据配置的
RAM_cfg_mode
模式对纠错解码后的所述第一数据进行解绑定，获得待读取数据和所述待读取数据的写入地址；所述<...

【专利技术属性】
技术研发人员：喻明福，孟鹏涛，
申请(专利权)人：深圳大普微电子科技有限公司，
类型：发明
国别省市：