高性能的地址表管理系统及设计方法技术方案

本发明专利技术提供了一种高性能的地址表管理系统及设计方法，涉及通信技术领域，包括：一级

【技术实现步骤摘要】
高性能的地址表管理系统及设计方法


[0001]本专利技术涉及通信
，具体地，涉及一种高性能的地址表管理系统及设计方法
。

技术介绍

[0002]随着计算机和通信技术的发展，计算机网络技术也得到快速发展
。
交换机作为重要的网络设备，其信息处理能力直接影响着所在网络的交换效率
。
交换机中交换芯片的地址表查找速率也是制约信息处理性能的因素之一
。
[0003]目前，交换芯片采用的地址表查找方法主要有二分查找法
、
特定位提取查找法
、
基于
CAM
的查找法和基于
Hash
函数的查找法
。
二分查找法效率低，延迟大；特定位提取查找法应用场景受限，只适合特定格式的数据流；基于
CAM
的查找法，适合小容量搜索，做到大容量，价格比较高；基于
Hash
函数的查找法，冲突问题不可避免
。
[0004]基于上述现有技术，如何通过各端口独立计算
、
多端口并行处理
、
增加地址表存储空间的访问带宽来提高查找吞吐率，以及如何减少地址表冲突概率是当下需要解决的问题
。
[0005]术语解释：
[0006]Hash:
散列；
[0007]SRAM:
静态随机存取存储器；
[0008]MAC:
媒体访问控制；
[0009]CRC:
循环冗余校验
。

技术实现思路

[0010]针对现有技术中的缺陷，本专利技术提供一种高性能的地址表管理系统及设计方法
。
[0011]根据本专利技术提供的一种高性能的地址表管理系统及设计方法，所述方案如下：
[0012]第一方面，提供了一种高性能的地址表管理系统，所述系统包括：一级
Hash
索引映射逻辑模块
、
次级
Hash
索引映射逻辑模块
、
地址表管理逻辑模块以及地址表存储体模块；
[0013]其中，所述一级
Hash
索引映射逻辑模块的输出端与次级
Hash
索引映射逻辑模块的输入端相连，次级
Hash
索引映射逻辑模块的输出端与地址表管理逻辑模块的输入端相连，地址表管理逻辑模块与所述地址表存储体模块进行数据互通
。
[0014]优选地，所述一级
Hash
索引映射逻辑模块包括：多个并行的
Hash
算法逻辑，输入信号
Mac_addr_p1、Mac_addr_p2
至
Mac_addr_pn
是各端口接口电路提取的地址信息，输出信号是内部
Hash
算法逻辑计算得出的
Hash_index_1st。
[0015]优选地，所述二级
Hash
索引映射逻辑模块包括：多个并行的
Hash
算法逻辑，输入信号
Hash_index_1st
是前一级
Hash
索引映射逻辑模块的输出信号，输出信号是内部
Hash
算法逻辑计算得出的
Hash_index_2nd。
[0016]优选地，所述地址表管理逻辑模块包括：解析逻辑模块
、
学习逻辑模块
、
老化逻辑
模块和访问逻辑模块；与地址表存储体模块进行地址表数据互通，输入信号
Hash_index_2nd
是前一级
Hash
索引映射逻辑模块的输出信号，输出信号
Result_p1、Result_p1
至
Result_pn
是内部解析逻辑和访问逻辑处理得出的结果，提供给下一级电路处理
。
[0017]优选地，所述地址表存储体模块包括：多颗地址深度
1K
的
SRAM
，用于存放地址表数据，与地址表管理逻辑模块进行数据互通
。
[0018]第二方面，提供了一种高性能的地址表管理设计方法，所述方法包括：
[0019]步骤
S1
：通过一级
Hash
索引映射逻辑模块并行计算多个端口同时输入的多位
MAC
物理地址，将多端口输入的
MAC
物理地址均匀分布在与端口数量匹配的多个
SRAM
上；
[0020]步骤
S2
：通过二级
Hash
索引映射逻辑模块将一级
Hash
索引映射逻辑模块计算得出的
Hash_index_1st
作为
SRAM
块索引，将多个输入的
MAC
物理地址均匀分布在每个
SRAM
的地址上；
[0021]步骤
S3
：地址表管理逻辑通过
Hash_index_1st、Hash_index_2nd
和多位
MAC
物理地址搜索到相对应的
SRAM
内容，提供给解析逻辑模块
、
学习逻辑模块和访问逻辑模块处理，整体设计电路输出每个端口的地址表处理结果
。
[0022]优选地，所述步骤
S1
包括：采用
CRC
‑
16/CCITT
，表达式为
G(x)
＝
x16+x12+x5+1
，进行快速并行
Hash
算法
。
[0023]优选地，所述步骤
S2
包括：每个端口的
48
位
MAC
物理地址，采用
CRC
‑
10
，表达式为
G(x)
＝
x10+x9+x5+x4+x1+1
，进行快速并行
Hash
算法
。
[0024]优选地，所述步骤
S3
还包括：二级
Hash
索引映射逻辑模块计算得出的
Hash_index_2nd
为单块
SRAM
的地址，能够作为地址表管理逻辑访问
SRAM
的物理地址
。
[0025]优选地，所述步骤
S3
包括：在搜索过程中，经过双条目或四条目结构，给相同
Hash_index_1st
和
Hash_index_2nd
值的地址条目两次或四次冲突机会
。
[0026]与现有技术相比，本专利技术具有如下的有益效果：
[0027]1、
本专利技术通过采用多个
Hash
算法逻本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种高性能的地址表管理系统，其特征在于，包括：一级
Hash
索引映射逻辑模块
、
次级
Hash
索引映射逻辑模块
、
地址表管理逻辑模块以及地址表存储体模块；其中，所述一级
Hash
索引映射逻辑模块的输出端与次级
Hash
索引映射逻辑模块的输入端相连，次级
Hash
索引映射逻辑模块的输出端与地址表管理逻辑模块的输入端相连，地址表管理逻辑模块与所述地址表存储体模块进行数据互通
。2.
根据权利要求1所述的高性能的地址表管理系统，其特征在于，所述一级
Hash
索引映射逻辑模块包括：多个并行的
Hash
算法逻辑，输入信号
Mac_addr_p1、Mac_addr_p2
至
Mac_addr_pn
是各端口接口电路提取的地址信息，输出信号是内部
Hash
算法逻辑计算得出的
Hash_index_1st。3.
根据权利要求2所述的高性能的地址表管理系统，其特征在于，所述二级
Hash
索引映射逻辑模块包括：多个并行的
Hash
算法逻辑，输入信号
Hash_index_1st
是前一级
Hash
索引映射逻辑模块的输出信号，输出信号是内部
Hash
算法逻辑计算得出的
Hash_index_2nd。4.
根据权利要求1所述的高性能的地址表管理系统，其特征在于，所述地址表管理逻辑模块包括：解析逻辑模块
、
学习逻辑模块
、
老化逻辑模块和访问逻辑模块；与地址表存储体模块进行地址表数据互通，输入信号
Hash_index_2nd
是前一级
Hash
索引映射逻辑模块的输出信号，输出信号
Result_p1、Result_p1
至
Result_pn
是内部解析逻辑和访问逻辑处理得出的结果，提供给下一级电路处理
。5.
根据权利要求1所述的高性能的地址表管理系统，其特征在于，所述地址表存储体模块包括：多颗地址深度
1K
的
SRAM
，用于存放地址表数据，与地址表管理逻辑模块进行数据互通
。6.
一种高性能的地址表管理设计方法，基于权利要求1‑5所述的任意一项高性能的地址表管理系统，其特征在于，包括：步骤
S1
：通过一级
Hash
索引映射逻辑模块并行计算多个端口同时输入的多位
MAC
物理地址，将多端口输入的
MAC
物理地址均匀分布在与端口数量匹配的多个
SRAM
上；步骤
S2
：通过...

【专利技术属性】
技术研发人员：刘宇，殷文雄，王芸，赵永建，段国东，
申请(专利权)人：华东计算技术研究所中国电子科技集团公司第三十二研究所，
类型：发明
国别省市：