一种多核多芯片环境下系统控温算法的处理方法及装置制造方法及图纸

本发明专利技术公开了一种多核多芯片环境下系统控温算法的处理方法及装置，包括：目标芯片将多核多芯片架构对应的控温算法，拆分为串行算法和并行算法；通过目标芯片中的第一计算核执行串行算法，并通过目标芯片中的第二计算核执行并行算法；其中，第一计算核为目标芯片中用于进行数据传输的计算核；第二计算核为目标芯片中用于进行数据计算的计算核；所述第一计算核与第二计算核通过高速数据传输总线进行数据传输

【技术实现步骤摘要】
一种多核多芯片环境下系统控温算法的处理方法及装置


[0001]本专利技术涉及计算机
，尤其涉及一种多核多芯片环境下系统控温算法的处理方法及装置
。

技术介绍

[0002]随着人工智能
(Artificial Intelligence
，
AI)
的发展，传统的芯片架构已经逐渐转向多核多芯片模式，也即芯片架构中包括多个芯片，每个芯片中包括多个计算核
。
[0003]现有的多核多芯片架构，可以根据神经网络算法，利用卷积核稀疏度随输入变化的特点，设计适应稀疏度变化的芯片串行控温算法以及并行控温算法，然后在每个芯片中随机选择计算核执行串行控温算法或者并行控温算法，导致控温算法执行耗时较久，效率较低
。

技术实现思路

[0004]本专利技术提供了一种多核多芯片环境下系统控温算法的处理方法及装置，可以降低多核多芯片架构中控温算法的执行耗时，提高控温算法的执行效率
。
[0005]根据本专利技术的一方面，提供了一种多核多芯片环境下系统控温算法的处理方法，应用于多核多芯片中的目标芯片，所述方法包括：
[0006]将多核多芯片架构对应的控温算法，拆分为串行算法和并行算法；
[0007]通过所述目标芯片中的第一计算核执行串行算法，并通过所述目标芯片中的第二计算核执行并行算法；
[0008]其中，第一计算核为目标芯片中用于进行数据传输的计算核；第二计算核为目标芯片中用于进行数据计算的计算核；所述第一计算核与第二计算核通过高速数据传输总线进行数据传输
。
[0009]可选的，在通过所述目标芯片中的第一计算核执行串行算法，并通过所述目标芯片中的第二计算核执行并行算法之前，还包括：
[0010]获取目标芯片中包括的全部计算核；
[0011]根据各所述计算核对应的传输性能以及计算性能，在全部计算核中筛选第一计算核以及第二计算核
。
[0012]可选的，通过所述目标芯片中的第一计算核执行串行算法包括：
[0013]通过所述目标芯片中的第一计算核，将所述目标芯片中各第二计算核发送的动能分量进行并行累加，得到动能分量累加值；
[0014]通过所述第一计算核，将所述动能分量累加值全局广播至剩余各芯片对应的第一计算核，并将剩余各芯片中第一计算核发送的动能分量累加值进行全局累加，得到全局动能值；
[0015]通过所述第一计算核，根据所述全局动能值对控温算法的串行算法进行处理，得到控温计算参数；
[0016]通过所述第一计算核，将所述控温计算参数发送至各第二计算核，以使各第二计算核对控温计算参数进行并行更新
。
[0017]可选的，通过所述目标芯片中的第二计算核执行并行算法，包括：
[0018]通过所述目标芯片中的各第二计算核计算对应的动能分量，并将所述动能分量发送至第一计算核；
[0019]接收到第一计算核发送的控温计算参数后，对所述控温计算参数进行并行更新
。
[0020]通过所述目标芯片中的第一计算核，将所述目标芯片中各第二计算核发送的动能分量进行并行累加，得到动能分量累加值，包括：
[0021]通过目标芯片中的第一计算核，接收到目标芯片中全部第二计算核发送的动能分量后，将各所述动能分量进行并行累加，得到动能分量累加值
。
[0022]可选的，将剩余各芯片中第一计算核发送的动能分量累加值进行全局累加，得到全局动能值，包括：
[0023]通过目标芯片中的第一计算核，接收到剩余全部芯片中第一计算核发送的动能分量累加值后，将各所述动能分量累加值进行全局累加，得到全局动能值
。
[0024]根据本专利技术的另一方面，提供了一种多核多芯片环境下系统控温算法的处理装置，应用于多核多芯片中的目标芯片，所述装置包括：
[0025]算法拆分模块，用于将多核多芯片架构对应的控温算法，拆分为串行算法和并行算法；
[0026]算法执行模块，用于通过所述目标芯片中的第一计算核执行串行算法，并通过所述目标芯片中的第二计算核执行并行算法；
[0027]其中，第一计算核为目标芯片中用于进行数据传输的计算核；第二计算核为目标芯片中用于进行数据计算的计算核；所述第一计算核与第二计算核通过高速数据传输总线进行数据传输
。
[0028]可选的，所述装置还包括：
[0029]计算核获取模块，用于获取目标芯片中包括的全部计算核；
[0030]计算核筛选模块，用于根据各所述计算核对应的传输性能以及计算性能，在全部计算核中筛选第一计算核以及第二计算核
。
[0031]根据本专利技术的另一方面，提供了一种芯片，所述芯片包括：
[0032]至少一个处理器；以及
[0033]与所述至少一个处理器通信连接的存储器；其中，
[0034]所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行本专利技术任一实施例所述的多核多芯片环境下系统控温算法的处理方法
。
[0035]根据本专利技术的另一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现本专利技术任一实施例所述的多核多芯片环境下系统控温算法的处理方法
。
[0036]本专利技术实施例提供的技术方案，通过目标芯片将多核多芯片架构对应的控温算法，拆分为串行算法和并行算法，通过目标芯片中的第一计算核执行串行算法，并通过所述目标芯片中的第二计算核执行并行算法的技术手段，可以降低多核多芯片架构中控温算法
的执行耗时，提高控温算法的执行效率
。
[0037]应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围
。
本专利技术的其它特征将通过以下的说明书而变得容易理解
。
附图说明
[0038]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图
。
[0039]图1是根据本专利技术实施例提供的一种多核多芯片环境下系统控温算法的处理方法的流程图；
[0040]图2是根据本专利技术实施例提供的另一种多核多芯片环境下系统控温算法的处理方法的流程图；
[0041]图3是根据本专利技术实施例提供的一种多核多芯片环境下系统控温算法的处理装置的结构示意图；
[0042]图4是实现本专利技术实施例的多核多芯片环境下系统控温算法的处理方法的芯片的结构示意图
。
具体实施方式
[0043]为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种多核多芯片环境下系统控温算法的处理方法，其特征在于，应用于多核多芯片中的目标芯片，所述方法包括：将多核多芯片架构对应的控温算法，拆分为串行算法和并行算法；通过所述目标芯片中的第一计算核执行串行算法，并通过所述目标芯片中的第二计算核执行并行算法；其中，第一计算核为目标芯片中用于进行数据传输的计算核；第二计算核为目标芯片中用于进行数据计算的计算核；所述第一计算核与第二计算核通过高速数据传输总线进行数据传输
。2.
根据权利要求1所述的方法，其特征在于，在通过所述目标芯片中的第一计算核执行串行算法，并通过所述目标芯片中的第二计算核执行并行算法之前，还包括：获取目标芯片中包括的全部计算核；根据各所述计算核对应的传输性能以及计算性能，在全部计算核中筛选第一计算核以及第二计算核
。3.
根据权利要求1所述的方法，其特征在于，通过所述目标芯片中的第一计算核执行串行算法包括：通过所述目标芯片中的第一计算核，将所述目标芯片中各第二计算核发送的动能分量进行并行累加，得到动能分量累加值；通过所述第一计算核，将所述动能分量累加值全局广播至剩余各芯片对应的第一计算核，并将剩余各芯片中第一计算核发送的动能分量累加值进行全局累加，得到全局动能值；通过所述第一计算核，根据所述全局动能值对控温算法的串行算法进行处理，得到控温计算参数；通过所述第一计算核，将所述控温计算参数发送至各第二计算核，以使各第二计算核对控温计算参数进行并行更新
。4.
根据权利要求3所述的方法，其特征在于，通过所述目标芯片中的第二计算核执行并行算法，包括：通过所述目标芯片中的各第二计算核计算对应的动能分量，并将所述动能分量发送至第一计算核；接收到第一计算核发送的控温计算参数后，对所述控温计算参数进行并行更新
。5.
根据权利要求3所述的方法，其特征在于，通过所述目标芯片中的第一计算核，将所述目标芯片中各第二计算核发送的动能分量进行并行累加...

【专利技术属性】
技术研发人员：张硕，
申请(专利权)人：上海思朗科技有限公司，
类型：发明
国别省市：