执行并行图像内核处理的方法和系统技术方案

本发明专利技术涉及执行图像处理的方法和系统，该执行图像处理的方法和系统能够执行图像内核的并行处理，其中所述系统是包括捕获逻辑

【技术实现步骤摘要】
执行并行图像内核处理的方法和系统


[0001]本专利技术涉及执行图像处理的方法和系统，该方法和系统能够执行图像内核的并行处理，其中所述系统是包括捕获逻辑的处理电路，具有能够对块执行处理的像素处理器，由此所述块包括至少一个内核，其中所述内核是具有相同宽度和高度的像素组
。

技术介绍

[0002]现有技术中执行图像处理的方法之一是按顺序逐个内核地执行内核处理
。
不可避免地，对任何一般图像或视频数据执行图像处理的持续时间
(duration)
比预期的要长得多
。
在现有技术的实施中，逐个内核地处理图像或视频数据的帧，而不经过任何形式的预处理来优化内核处理
。
除此之外，现有技术的图像处理仅包括一个内核处理器，其中所述内核处理器按顺序处理所述图像或视频数据
。
图像数据中的所有后续内核都使用相同的内核处理器
。
[0003]因此，通过具有执行图像处理的方法和系统来减轻这些缺点将是有利的，其中该执行图像处理的方法和系统能够执行图像内核的并行处理
。

技术实现思路

[0004]因此，本专利技术的主要目的是提供一种执行图像处理的方法和系统，该执行图像处理的方法和系统具有更有效的数据处理
。
[0005]本专利技术的又一个目的是提供一种执行图像处理的方法和系统，执行图像处理的方法和系统使后续的图像处理块
(image processing block)
能够有效地处理来自本专利技术的系统的图像数据
。
[0006]本专利技术的又一个目的是提供一种能够进行并行处理的执行图像处理的方法和系统
。
[0007]通过理解本专利技术的以下详细描述或在实际实践中使用本专利技术，本专利技术的其他目的将变得显而易见
。
[0008]根据本专利技术的优选实施例，提供以下内容：
[0009]一种图像或视频处理电路
(101)
，包括：
[0010]能够从至少一个图像或视频源
(105)
接收图像或视频数据的至少一个捕获逻辑
(103)
；所述捕获逻辑
(103)
包括至少一个像素处理器
(107)
；
[0011]其特征在于，
[0012]其中，所述像素处理器
(107)
能够对块
(109)
执行处理；其中，所述块
(109)
包括至少一个内核
(111)
；其中，所述内核
(111)
是具有相同宽度和高度的像素组
。
[0013]在本专利技术的另一个实施例中，提供：
[0014]一种执行图像或视频处理的方法，包括以下步骤：
[0015]i.
至少一个捕获逻辑
(103)
从至少一个图像或视频源
(105)
接收像素图像或视频数据；
[0016]ii.
至少一个像素处理器
(107)
接收所述图像或视频数据并将像素列存储到至少一个块缓冲区
(chunk buffer)
中；其中，重复所述接收和存储直到像素块
(a chunk of pixel)(109)
被存储在所述块缓冲区中；其中，所述块
(109)
包括至少一个内核
(111)
；其中，所述内核
(111)
是具有相同宽度和高度的像素组；
[0017]iii.
在将一个像素块
(109)
填充到所述块缓冲区中时，所述像素处理器
(107)
同时将所述像素内核
(111)
传输到它们各自的内核处理器
(113)
；由此内核处理器
(113)
的数量与所述块缓冲区中的内核
(111)
的数量相同；
[0018]iv.
所述内核处理器
(113)
对所述像素内核
(111)
执行任何合适的数据处理；
[0019]其中步骤
(i)
和
(ii)
随着步骤
(iii)
和
(iv)
的进行而继续，直到预定数量的像素内核
(111)
被传输和处理
。
附图说明
[0020]本专利技术的其他方面及其优点将在结合附图研究详细描述后被领悟，其中：
[0021]图1是视频处理系统的框图
。
[0022]图2示出了行缓冲区中的块的结构
。
[0023]图3示出了存储到行缓冲区的图像或视频数据的序列，用于3行的尺寸
。
[0024]图4示出了本专利技术的并行内核处理方法
[0025]图
5A、
图
5B
和图
5C
示出了边缘缓冲区的实施
。
具体实施方式
[0026]在以下详细描述中，阐述了许多具体细节以便提供对本专利技术的透彻理解
。
然而，本领域普通技术人员将理解：可以在没有这些具体细节的情况下实践本专利技术
。
在其他情况下，没有详细描述众所周知的方法
、
程序和
/
或部件，以免混淆本专利技术
。
[0027]本专利技术将从对其实施例的以下描述中得到更清楚的理解，这些实施例仅以示例的方式给出，该示例仅参考未按比例绘制的附图
。
[0028]本专利技术提出了一种图像或视频处理电路
(101)
，如图1所示，包括至少一个捕获逻辑
(103)
，该捕获逻辑
(103)
能够从至少一个图像或视频源
(105)
接收图像或视频数据
。
捕获逻辑
(103)
包括能够对块
(109)
执行处理的至少一个像素处理器或读取器
(107)
；其中，所述块
(chunk)(109)
包括至少一个内核
(111)
；其中，所述内核
(111)
是具有相同宽度和高度的像素组
。
内核
(111)
具有与所述块
(109)
相同的像素高度
。
[0029]从图像或视频源
(105)
传输的像素图像或视频数据可以是逐个像素的或以像素块
(blocks of pixels)
为单位
。
图像或视频源可以是任何合适的视频输入接口
(HDMI、VGA、
显示端口
(DisplayPort)、DVI、USB、
以太网
/
互联网协议视频...

【技术保护点】

【技术特征摘要】
1.
一种图像或视频处理电路
(101)
，包括：能够从至少一个图像或视频源
(105)
接收图像或视频数据的至少一个捕获逻辑
(103)
；所述捕获逻辑
(103)
包括至少一个像素处理器
(107)
；其特征在于，其中，所述像素处理器
(107)
能够对块
(109)
执行处理；其中，所述块
(109)
包括至少一个内核
(111)
；其中，所述内核
(111)
是具有相同宽度和高度的像素组
。2.
如权利要求1所述的图像或视频处理电路
(101)
，其特征在于，所述图像或视频处理电路
(101)
还包括至少一个内核处理器
(113)
；所述内核处理器
(113)
能够接收包含在所述像素处理器
(107)
的所述块
(109)
中的像素内核
(111)
并能够处理所述内核
(111)。3.
如权利要求1所述的图像或视频处理电路
(101)
，其中，所述捕获逻辑
(103)
还包括至少一个具有行缓冲区
(115)
的存储器控制器，该行缓冲区
(115)
能够执行像素缓冲，在所述捕获逻辑
(103)
从所述图像或视频源
(105)
接收所述图像或视频数据之后，所述行缓冲区
(115)
从所述捕获逻辑
(103)
接收所述图像或视频数据
。4.
如权利要求2所述的图像或视频处理电路
(101)
，其中，内核处理器
(113)
的数量等于所述块
(109)
的宽度
。5.
如权利要求1所述的图像或视频处理电路
(101)
，其中，所述内核
(111)
的尺寸为任何合适的奇数高度和宽度的像素或任何合适的偶数高度和宽度的像素，并且所述块
(109)
的尺寸是
8x2
像素
、20x4
像素
、15x3
像素
、15x5
像素
、35x7
像素或任何合适的多个内核
(111)
的尺寸
。6.
一种执行图像或视频处理的方法，包括以下步骤：
i.
至少一个捕获逻辑
(103)
从至少一个图像或视频源
(105)
接收像素图像或视频数据；
ii.
至少一个像素处理器
(107)
接收所述图像或视频数据并将像素列存储到至少一个块缓冲区中；其中，重复所述接收和存储直到像素块
(109)
被存储在所述块缓冲区中；其中，所述块
(109)
包括至少一个内核
(111)
；其中，所述内核
(111)
是具有相同宽度和高度的像素组；
iii.
在将一个像素块
(109)
填充到所述块缓冲区中时，所述像素处理器
(107)
同时将所述像素内核
(111)
传输到它们各自的内核处理器
(113)
；由此内核处理器
(113)
的数量与所述块缓冲区中的内核
(111)
的数量相同；
iv.
所述内核处理器
(113)

【专利技术属性】
技术研发人员：雷质建，
申请(专利权)人：雷质建，
类型：发明
国别省市：