维特比检测器及其检测方法技术

本发明专利技术提供一种维特比检测器及其检测方法，用来在一运算时序下处理ｍ个输入位，且ｍ＞＝１。该维特比检测器包含有一路径衡量运算单元，用来运算出一目前状态的路径衡量值，并产生一控制信号；以及一残存路径存储单元，用来储存该目前状态的残存路径；其中，该目前状态的残存路径的最新ｍ个位与该控制信号有关。该维特比检测方法的步骤包含有：运算出一目前状态的路径衡量值，并产生一控制信号；以及依据该控制信号更新该目前状态的残存路径；其中，该目前状态的残存路径的新产生的ｍ个位与该控制信号有关。

【技术实现步骤摘要】

本专利技术提供一种，尤指一种应用平行处理架构的维特 比检测器及其检测方法。
技术介绍
在数字通讯系统中，最大相似性序列侦测(Maximum likelihood sequencedetection, MLSD)的技术已被广泛应用于各种通讯架构，其中维特比检测器 (Viterbi detector)即为应用最大相似性序列侦测的一种电路。如业界所习知，一般通讯 通道中具有附加性白高斯噪声(Additive white Gaussian noise,AffGN)或是其它干扰源， 而为了降低侦测信号时发生错误的机率，大多数的通讯系统都会对传送的资料先进行编 码，例如，利用特殊的算法来旋积(convolute)欲传送的资料，使得传送资料的位数增加。 当接收端进行译码前，就可以利用算法的特性来侦测所接收到的资料是否正确，甚至可以 还原发生错误的位。以维特比算法(Viterbi Algorism, VA)为例，请参阅附图说明图1，现有具有六种状态 (State)的维特比算法的状态图(state diagram)。如图1中所示，每一状态下都有不同输 入值(亦即原始资料)，并会产生相对应的输出值(亦即编码信号)，其中输出值可为6、4、 2、0、-2、-4、-6。当该编码信号送入通讯通道后，该编码信号可能会受到干扰并进而被接收 端所误判，例如，一个对应6的编码信号通过通讯通道后被噪声所干扰，因此接收端便收到 一个对应5的信号，但是此一信号显然并不正确，所以可以推测正确的编码信号很有可能 是6或4，所以该接收端需要一种还原机制将接收到的信号回复成原先的编码信号。请参阅图2，图2为现有的单一运算时序的Trellis树状图(Trellis treediagram)，且该Trellis树的架构系依据图1所示的状态图所建立。Trellis树的架 构包括有多个状态S0、Si、S3、S4、S5、S6、S7，以及交错其间的多个分支路径(branch) 11、 12、13、14、15、16、17、18、19、20。举例来说，在状态S7下，当输入一数值0时，一编码器 (encoder)会输出一数值4，并且进入状态S6 ；当继续输入一数值0时，该编码器则会输出 一数值0，并且进入状态S4。同理，一接收端也依据此一 Trellis树的架构将所接收到的信 号还原成正确的编码信号，例如，若在状态S7下接收到一接收信号具有数值2，则该接收端 便依据该接收信号与可能的理想编码信号(亦即先前提及的理想数值6、4)运算出一分支 成本，在运算完分支成本后，接收端依据该分支成本以及由多个分支成本累积而成的路径 衡量值(path metric^来推断正确的编码信号为何，其中，在实际的应用上，分支成本可以 利用接收信号和可能的理想编码信号的误差的绝对值来计算。此外，每一状态的路径衡量 值的运算如下列方程式所示Ps7 = min {(PS7+BS7_>S7)，(PS3+BS3_>S7)}方程式(一)Ps6 = min {(PS7+BS7_>S6)，(PS3+BS3_>S6)}方程式(二 )Ps4 = PS6+BS6_>S4 方程式(三)Ps3 = PS1+BS1_>S3 方程式(四)Psi = min {(PS4+BS4_>S1)，(PS0+BS0_>S1)}方程式(五) 选出其中之一者作为新产生的残存路径S1供下 一运算时序产生待选的残存路径所使用。其中待选的残存路径的产生，是将先前运算时序 的残存路径串接其对应的输入的字节构成待选的残存路径，其中残存路径Stl对应的输入字 节为“00”，残存路径S3对应的输入字节为“10”，残存路径S4对应的输入字节为“11”。由 于新产生的残存路径Stl S5的产生方式与S1雷同，所以在不影响本专利技术的揭露情形下以 上仅利用残存路径S1的产生方式举例说明。请继续参阅图10，如图中所示，路径衡量运算单元130中另设置有一比较器131、 加法器132、134、136、多工器138、以及暂存器139，路径衡量运算单元140中则设置有加法 器142、144、146、多工器148、以及暂存器149，由于上述组件皆与图9中所示的同名组件具 有相同的功能与架构故不在此一一赘述。至于残存路径存储单元150中设置有一多工器 152、一存储单元154、以及一组合电路156。多工器152用来接收目前状态Sl的先前状态 SO所对应的残存路径Stl及其输入字节“00”、先前状态S3所对应的残存路径S3及其输入字 节“ 10 ”、以及先前状态S4所对应的残存路径S4及其输入字节“ 11 ”，并且依据控制信号Sc 选择其中具有最小路径衡量值之一，多工器152的运作可参考下列方程式<formula>formula see original document page 11</formula>其中待选的残存路径以、、为例分别说明如下， 表示在第η个运算时序上的先前状态的残存路径为S:并且串接其相对应的输入字节为 "00"； 则表示在第η个运算时序上，先前状态的残存路径为S3n，并且串接其相对应 的输入字节为“10”; 则表示在第η个运算时序上的先前状态的残存路径为S4n，并且 串接其相对应的输入字节为“11”。然而，本专利技术的快速维特比检测器100另设置有对应其 它目前状态的残存路径运算单元，但是由于其架构与运作方式皆与残存路径存储单元150 相同故不一一说明，其它残存路径运算单元的运作则依据下列方程式'<formula>formula see original document page 11</formula><formula>formula see original document page 12</formula>方程式组(十四)接着，利用存储单元154记住多工器152在第η个运算时序上选定的残存路径。然 后，利用组合电路156将第η个运算时序的残存路径S1串接输入字节“00”构成待选的残 存路径以供其它状态的多工器选择所使用。在一般应用上，组合电路156可为两 种型态，一种为储存固定长度之位，当输入字节的长度两个位时，所选择的残存路径中最前 端的两个位则会被挤出组合电路156。而另外一种组合电路156的长度并不受限制，当每次 新增输入字节时，残存路径的长度就会增加两个位，上述两种方法皆可为本专利技术所使用。请参阅图14，图14为本专利技术中各残存路径的联机关系示意图，亦即方程式 (十三)与(十四)所表示的关系，请注意，图中所示的信号SC0、SC1、SC2、SC3、SC4、SC5表 示分别对应至不同路径衡量单元的比较器输出的控制信号，此外，图中所示的多工器、存储 单元、组合电路皆与图10中所示知名组件具有相同的功能与架构，因此不在本文中赘述。请继续参阅图12，图12为本专利技术的残存路径存储单元250的另一较佳实施例的示 意图。如图中所示，新产生的残存路径S1除了上述方法产生外，也可以利用多工器252自 多个先前运算时序的残存路径S^S^S^中依据控制信号Sc选择其中之一，并利用多工器 254依据控制信号Sc选择对应的输入的字节W0本文档来自技高网...

【技术保护点】
一种维特比检测器，其中该维特比检测器用来在一运算时序下处理ｍ个输入位，且ｍ＞＝１，该维特比检测器包含有：一路径衡量运算单元，用来运算出一目前状态的路径衡量值，并产生一控制信号；以及一残存路径存储单元，用来储存该目前状态的残存路径；其中，该目前状态的残存路径的最新ｍ个位与该控制信号有关。

【技术特征摘要】

【专利技术属性】
技术研发人员：吴文义，杨孟达，刘碧海，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]