一种快速右移移位累加器制造技术

本发明专利技术提供了一种快速右移移位累加器

【技术实现步骤摘要】
一种快速右移移位累加器、分布式算法处理器和滤波器


[0001]本专利技术涉及一种快速右移移位累加器
、
分布式算法处理器和滤波器
。

技术介绍

[0002]数字信号处理系统中常常会有如图1所示的右移累加求和的计算
。
在右移累加计算之前，可能有乘法或其它复杂的计算，因为这些计算不在如图所示的环路里面，可以通过简单的插入数级流水线以达到提高时钟频率的目的
。
但是移位累加部分涉及到环路，不能通过简单插入流水线的方法提高系统处理速度因为在此部分环路中直接插入寄存器会破坏计算的正确性，故移位累加器的路径时延很难降低，很容易成为系统关键路径优化中的瓶颈
。
[0003]图2所示分布式算法
(Distributed Arithmetic
，
DA)
系统是一种专门针对乘累加运算而优化的运算方法
。
与传统算法相比，它与传统实现乘法运算的不同之处在于：执行部分积运算的先后顺序不同
。
简单地说，分布式算法在完成乘加功能时时通过将各输入数据每一对应位产生的部分积预先进行相加形成相应部分积，然后再对各部分积进行累加形成最终结果
。
分布式算法可以极大地减少硬件电路规模，且除包含移位累加器的部分很容易实现流水线处理，提高电路的执行速度
。
在数字系统中广泛运用
。
[0004]但受限于系统中右移移位累加器的路径时延，现有的分布式算法系统的关键路径一般不低于
N
位
(N
为累加器的位宽，通常不小于
32
比特
)
全加器的时延，这制约了分布式算法系统的时钟频率
。
[0005]基于布斯乘法的布斯乘法器是一种广泛应用的乘法器，由图3所示的三个部分组成，在实施过程中，为了降低面积，可将部分积产生部分的加法树替换为移位累加器，根据不同基的布斯乘法编码方式的不同，移位累加器的移位可以为1位，或2位，乃至
n
位
。
[0006]但受限于系统中右移移位累加器的路径时延，现有的布斯乘法器中的移位累加器的关键路径一般不低于
N
位
(N
为累加器的位宽，通常不小于
32
比特
)
全加器的时延，这制约了系统的时钟频率
。
[0007]为了提升数字信号处理系统的吞吐率，一种常用做法是通过插入流水线降低系统的关键路径，从而提升系统的运行频率，进而提高吞吐率
。
关键路径是指电路中不经过寄存器单元的所有路径中时延最长的逻辑计算路径
。
插入流水线，即在电路的前馈割集上插入寄存器
(
割集是一个图中边的集合，移去这些边之后，图会成为不相连的图
。
而前馈割集上的所有边都指着前向，即输入到输出的方向
)
是优化无环路电路关键路径的有效方法
。
[0008]然而，很多数字信号处理系统中涉及到如图1所示的右移移位累加器，右移移位累加器中涉及的迭代运算引入了环路，在此部分环路中直接插入寄存器会破坏计算的正确性，故累加器的路径时延很难降低，很容易成为系统关键路径优化中的瓶颈，目前这一困难的瓶颈问题前人未能进行有效探索
。

技术实现思路

[0009]专利技术目的：本专利技术所要解决的技术问题是针对现有技术的不足，提供一种快速右移移位累加器，包括加法模块和用来打断进位链的进位寄存器，所述加法模块包含
n
个全加器和
n
个寄存器，每个全加器的和输出端都连接一个寄存器；
[0010]所述加法模块有三个输入和两个输出，第一个输入来自于高一级加法模块的
n
位和输出，第二个输入来自于接收的
n
位数据，第三个输入是进位寄存器的输出，所述两个输出包括一个
n
位的和输出和一个1位的进位输出，和输出是加法模块中的寄存器的输出端，同时和输出也会成为低一级的加法模块的一个输入，进位输出连接进位寄存器并输入到加法模块，连在加法模块最低一位的全加器上
。
[0011]进一步的，根据系统要求选择右移任意位的设计，即根据系统要求确定
n
的值
。
简而言之，所述快速右移移位累加器是右移移位累加器的通解，对于任意移位数都有对应的设计
。
[0012]进一步的，设定
n
＝1，对于右移一位的情况，令加法模块包含1个全加器和1个寄存器，设定快速右移移位累加器输入
N
个比特分别表示为
I
N
‑1,
…
,I2,I1,I0，为了降低关键路径，即打断进位链，进位暂时存入寄存器，过了一个周期才会输入加法器，到了下一个周期，上一个周期的结果需要整体右移1位，进位也是上一个周期的结果的一部分，所以也需要右移一位，原先的结构进位输入高一位的全加器，插入寄存器后需要将进位右移一位，即输入原位，结果从最低位的加法模块串行输出
。
[0013]进一步的，设定
n
＝2，对于右移两位的情况，令加法模块包含2个全加器和2个寄存器，设定快速右移移位累加器输入的
N
个比特分别表示为
I
N
‑1,
…
,I2,I1,I0，为了降低关键路径，即打断进位链，在加法模块的进位输出上加寄存器；右移两位的情况需要将进位加到比原位更低一位的加法器上，即需要将每个加法模块的进位加到加法模块的最低位上，加法模块的和输出输入到更低位的加法模块，累加的结果从最低位的加法模块低位优先串行输出，每个周期输出两位；
[0014]右移两位能让关键路径即进位链固定降到两个全加器，与加法器本身的位宽无关
。
[0015]进一步的，对于右移
n
位的情况，令加法模块包含2个全加器和2个寄存器；为了降低关键路径，即打断进位链，在加法模块的进位输出上加寄存器，右移
n
位的情况需要将进位加到比原位更低
n
‑1位的加法器上；因为每个加法模块包含
n
个全加器，所以，需要将每个加法模块的进位输出经过寄存器输入到加法模块最低位的全加器上；累加的结果从最低位的加法模块低位优先串行输出，每个周期输出
n
位；
[0016]右移两位能让关键路径即进位链固定降到
n
个全加器，与加法器本身的位宽无关
。
[0017]进一步的，本专利技术还提供了一种分布式算法处理器，包括所述的一种快速右移移位累加器
。
[0018]进一步的，本专利技术还提供了一种有限冲激响应
(FIR)
滤波器，包括所述的一种分布式算法处理器
。
[0019]进一步的，本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种快速右移移位累加器，其特征在于，包括加法模块和用来打断进位链的进位寄存器，所述加法模块包含
n
个全加器和
n
个寄存器，每个全加器的和输出端都连接一个寄存器；所述加法模块有三个输入和两个输出，第一个输入来自于高一级加法模块的
n
位和输出，第二个输入来自于接收的
n
位数据，第三个输入是进位寄存器的输出，所述两个输出包括一个
n
位的和输出和一个1位的进位输出，和输出是加法模块中的寄存器的输出端，同时和输出也会成为低一级的加法模块的一个输入，进位输出连接进位寄存器并输入到加法模块，连在加法模块最低一位的全加器上
。2.
根据权利要求1所述的快速右移移位累加器，其特征在于，根据系统要求选择右移任意位的设计，即根据系统要求确定
n
的值
。3.
根据权利要求2所述的一种快速右移移位累加器，其特征在于，设定
n
＝1，对于右移一位的情况，令加法模块包含1个全加器和1个寄存器，设定快速右移移位累加器输入
N
个比特分别表示为
I
N
‑
1,
…
,I2,I1,I0，为了降低关键路径，即打断进位链，进位暂时存入寄存器，过了一个周期才会输入加法器，到了下一个周期，上一个周期的结果需要整体右移1位，进位也是上一个周期的结果的一部分，所以也需要右移一位，原先的结构进位输入高一位的全加器，插入寄存器后需要将进位右移一位，即输入原位，结果从最低位的加法模块串行输出
。4.
根据权利要求2所述的一种快速右移移位累加器，其特征在于，设定
n
＝2，...

【专利技术属性】
技术研发人员：王中风，邹丁阳，王美琪，
申请(专利权)人：南京大学，
类型：发明
国别省市：