异构多核制造技术

本申请涉及一种异构多核

【技术实现步骤摘要】
异构多核SOC芯片调试方法和装置


[0001]本申请涉及计算机系统设计和调试
，特别是涉及一种异构多核
SOC
芯片调试方法和装置
。

技术介绍

[0002]异构多核
SOC
芯片
(System on a Chip
，系统级芯片
)
是一种集成多个不同架构处理单元内核的处理器，与单核处理器相比，异构多核处理器具有运算速率更快及功率利用效率更高等优点，这是由于可以对不同的计算任务选择最合适的内核来执行
。
但是异构多核处理器的调试也更为复杂，因为需要处理不同内核之间的交互和协调，以及对各类内核的调试方式和工具的支持
。
相比单核系统，异构多核处理器在提高性能的同时，也带来了更大的调试难度
。
[0003]JTAG(Joint Test Action Group
，联合测试工作组
)
接口是一种标准的通讯口，主要用于芯片内部的测试和调试
。
标准的
JTAG
接口一般具有5个信号，分别是：复位信号
TRST、
模式选择信号
TMS、
时钟信号
TCK、
数据输入信号
TDI
和数据输出信号
TDO。JTAG
对芯片进行调试的基本原理是，在芯片中定义实现一个
TAP(Test Access Port
，测试访问端口
)
，
JTAG
仿真器通过
TAP
对芯片内部进行测试
。
对于多核处理器，每个单核处理器均设置有属于自己的
TAP
，各个单核处理器之间还通过外围逻辑电路连接
。
[0004]传统的异构多核
SOC
芯片调试方法主要有以下两种：
1.
串联方式连接各处理器的测试访问端口
TAP
：在这种调试方法中，多个处理器的
TAP
之间采用串联的方式进行连接
。
也就是说，每个处理器的
TAP
都通过一个连接器连接到下一个处理器的
TAP。
这样，调试主机可以通过与第一个处理器的
TAP
连接，从而访问到其他所有处理器的
TAP。
这种调试方法可以实现对所有处理器进行调试的目的
。2.
并联方式连接各处理器的测试访问端口
TAP
：在这种调试方法中，多个处理器的
TAP
之间采用并联的方式进行连接
。
也就是说，每个处理器的
TAP
都通过一个连接器连接到独立的调试总线上
。
这样，调试主机可以通过与所有处理器的
TAP
连接，从而访问到所有的处理器
。
[0005]然而，上述传统的异构多核
SOC
芯片调试方法，存在调试灵活性低的技术问题
。

技术实现思路

[0006]基于此，有必要针对上述技术问题，提供一种异构多核
SOC
芯片调试方法和装置
。
[0007]为了实现上述目的，本专利技术实施例采用以下技术方案：
[0008]一方面，提供一种异构多核
SOC
芯片调试方法，包括：
[0009]配置异构多核
SOC
芯片的第一复用引脚的电平值；
[0010]对异构多核
SOC
芯片进行上电复位，锁存第一复用引脚的电平值；第一复用引脚的电平值为异构多核
SOC
芯片的第一调试使能信号；
[0011]根据第一调试使能信号对异构多核
SOC
芯片进行调试；第一调试使能信号用于指示开启或关闭异构多核
SOC
芯片的
CPU IP
核的调试
。
[0012]在其中一个实施例中，还包括：
[0013]配置异构多核
SOC
芯片的第二复用引脚的电平值；
[0014]对异构多核
SOC
芯片进行上电复位，锁存第二复用引脚的电平值；
[0015]第二复用引脚的电平值为异构多核
SOC
芯片的第二调试使能信号；
[0016]根据第一调试使能信号和第二调试使能信号对异构多核
SOC
芯片进行调试；第二调试使能信号用于指示异构多核
SOC
芯片的自研
CPU
核和
CPU IP
核的调试方式，调试方式包括单独调试和非单独调试
。
[0017]另一方面，还提供一种异构多核
SOC
芯片调试装置，包括：
[0018]第一配置模块，用于配置异构多核
SOC
芯片的第一复用引脚的电平值；
[0019]第一锁存模块，用于对异构多核
SOC
芯片进行上电复位，锁存第一复用引脚的电平值；第一复用引脚的电平值为异构多核
SOC
芯片的第一调试使能信号；
[0020]第一调试模块，用于根据第一调试使能信号对异构多核
SOC
芯片进行调试；第一调试使能信号用于指示开启或关闭异构多核
SOC
芯片的
CPU IP
核的调试
。
[0021]本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
[0022]上述异构多核
SOC
芯片调试方法和装置，通过配置第一复用引脚的电平值作为第一调试使能信号，芯片上电复位锁存该电平值，然后根据该信号指示是否开启
CPU IP
核的调试，从而实现对异构多核
SOC
芯片调试的动态控制
。
该技术方案利用了复用引脚的电平配置灵活性，可以有效解决现有方案中核调试控制固定的问题，实现了异构多核
SOC
芯片调试的灵活控制；并且，简化了调试控制的实现，仅需一个复用引脚配置就可以实现对
CPU IP
核调试的控制，无需复杂的控制逻辑电路；再者，还提高了调试效率，调试控制的灵活性提高了调试的可控性，可以针对需要调试的核进行有效调试；另外，对现有芯片影响小，该方案只需要一个复用引脚，对现有芯片设计的影响很小
。
[0023]除此之外，还通过配置第二复用引脚的电平值作为第二调试使能信号，芯片上电复位锁存该电平值，然后通过第一调试使能信号和第二调试使能信号，选择对自研
CPU
核和
CPU IP
核的调试方式，从而大大提高异构多核
SOC
芯片调试的灵活性
。
附图说明
[0024]为了更清楚地说明本申请实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种异构多核
SOC
芯片调试方法，其特征在于，包括步骤：配置异构多核
SOC
芯片的第一复用引脚的电平值；对所述异构多核
SOC
芯片进行上电复位，锁存所述第一复用引脚的电平值；所述第一复用引脚的电平值为所述异构多核
SOC
芯片的第一调试使能信号；根据所述第一调试使能信号对所述异构多核
SOC
芯片进行调试；所述第一调试使能信号用于指示开启或关闭所述异构多核
SOC
芯片的
CPUIP
核的调试
。2.
根据权利要求1所述的异构多核
SOC
芯片调试方法，其特征在于，还包括步骤：配置异构多核
SOC
芯片的第二复用引脚的电平值；对所述异构多核
SOC
芯片进行上电复位，锁存所述第二复用引脚的电平值；所述第二复用引脚的电平值为所述异构多核
SOC
芯片的第二调试使能信号；根据所述第一调试使能信号和所述第二调试使能信号对所述异构多核
SOC
芯片进行调试；所述第二调试使能信号用于指示所述异构多核
SOC
芯片的自研
CPU
核和所述
CPU IP
核的调试方式，所述调试方式包括单独调试和非单独调试
。3.
根据权利要求1所述的异构多核
SOC
芯片调试方法，其特征在于，当所述第一调试使能信号指示关闭所述
CPU IP
核的调试时，根据所述第一调试使能信号对所述异构多核
SOC
芯片进行调试的步骤，包括：接收来自
JTAG
调试接口的调试信号；解析所述调试信号，获得调试指令；将所述调试指令进行锁存译码，获得总线控制信号；根据所述总线控制信号对所述异构多核
SOC
芯片的自研
CPU
核进行调试
。4.
根据权利要求2所述的异构多核
SOC
芯片调试方法，其特征在于，当所述第一调试使能信号指示开启所述
CPU IP
核的调试，且所述第二调试使能信号指示使用非单独调试的调试方式时，根据所述第一调试使能信号和所述第二调试使能信号对所述异构多核
SOC
芯片进行调试的步骤为：对所述自研
CPU
核和所述
CPU IP
核进行分时调制
。5.
根据权利要求2所述的异构多核
SOC
芯片调试方法，其特征在于，当所述第一调试使能信号指示开启所述
CPU IP
核的调试，且所述第二调试使能信号指示使用单独调试的调试方式时，根据所述第一调试使能信号和所述第二调试使能信号对所述异构多核
SOC
芯片进行调试的步骤，包括：接收来自
JTAG
调试接口的调试信号；解析所述...

【专利技术属性】
技术研发人员：龚国辉，刘子瑜，伍玉良，王永庆，艾明哲，
申请(专利权)人：湖南长城银河科技有限公司，
类型：发明
国别省市：